一种抗静电释放的LDMOS器件制造技术

一种抗静电释放的LDMOS器件，属于电子技术领域。本发明专利技术在常规LDMOS器件的漏端下方一侧部分区域增加一个低压P阱，使LDMOS器件中存在一个寄生的N-P-N-P-N结构，从而增加一条低导通阻抗的电流泄放路径，该结构等效于一个BJT串联SCR结构，它通过Kirk效应诱导的高电场转移来触发，并且该SCR阳极的空穴电流可由反偏PN结雪崩击穿大量提供，因此，在不增加额外掩膜板的情况下，增加一条低阻抗的电流泄放路径，从而使器件的抗ESD性能提高。本发明专利技术较传统的LDMOS的Vhold略微降低，但其失效电流It2较大幅度提高。

【技术实现步骤摘要】
—种抗静电释放的LDMOS器件
本专利技术属于电子
,涉及半导体集成电路芯片的静电释放(ElectrostaticDischarge，简称为ESD)保护电路设计技术，尤指一种用于ESD防护的内嵌N-P-N-P-N的nLDMOS 结构。
技术介绍
在集成电路芯片的生产、封装、测试过程中，静电放电是不可避免的现象。如果没有静电防护器件，当静电放电发生时，大的ESD电流会流过芯片内部电路，造成内部电路的器件损毁，从而导致芯片失效。随着集成电路工艺尺寸越来越小和各种先进工艺的发展，芯片更容易被ESD现象所损毁，因此，抗ESD的设计越来越受到重视。在智能功率集成电路领域，LDMOS(Lateral Double-diffused MOS transistor)功率管被广泛应用于电路输出驱动级。图1为常规LDMOS器件的结构示意图。尽管输出端的LDMOS器件面积很大，但是由于Kirk效应引起高电场转移，使LDMOS功率管发生强烈snapback (折回)效应,从而导致其多指结构的寄生BJT的不均勻开启和电流集中，使得其ESD性能不高，很容易被ESD现象损坏。为增加LDMOS器件本文档来自技高网...

【技术保护点】
一种抗静电释放的LDMOS器件，包括一个常规LDMOS器件；所述常规LDMOS器件包括P型半导体衬底，位于P型半导体衬底表面的P型半导体基区和N型半导体漂移区，所述P型半导体基区和N型半导体漂移区相互独立、互不包含；在所述P型半导体基区表面具有相互独立、互不包含的N+源区和P+接触区，其中N+源区靠近N型半导体漂移区而P+接触区远离N型半导体漂移区，N+源区和P+接触区通过各自金属连线与源极金属相连；在所述N型半导体漂移区表面具有N+漏区，N+漏区通过自身金属连线与漏极金属相连；在N+源区和N+漏区之间的N型半导体漂移区表面具有场氧化层、在在N+源区和N+漏区之间的P型半导体基区表面具有栅氧化...

【技术特征摘要】
1.一种抗静电释放的LDMOS器件，包括一个常规LDMOS器件；所述常规LDMOS器件包括P型半导体衬底，位于P型半导体衬底表面的P型半导体基区和N型半导体漂移区，所述P型半导体基区和N型半导体漂移区相互独立、互不包含；在所述P型半导体基区表面具有相互独立、互不包含的N+源区和P+接触区，其中N+源区靠近N型半导体漂移区而P+接触区远离N型半导体漂移区，N+源区和P+接触区通过各自金属连线与源极金属相连；在所述N型半导体漂移区表面具有N+漏...

【专利技术属性】
技术研发人员：张波，樊航，曲黎明，盛玉荣，蒋苓利，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：