适用于反熔丝型可编程逻辑门阵列的可测性设计电路制造技术

本发明专利技术提供一种适用于反熔丝型可编程逻辑门阵列的可测性设计结构，属于微电子技术领域。该可测性设计结构包含控制电路以及至少一个开关通路，每个开关通路包括并联设置的反熔丝和测试开关管，所述测试开关管受所述控制电路控制打开或关闭，所述测试开关管打开后，所述反熔丝被短路，所述测试开关管被关闭后，所述反熔丝使能。本发明专利技术通过将反熔丝并联一个测试开关管，可以使控制电路可以选择性地控制开关通路中的测试开关管的打开，从而保证在测试阶段，将需要测试线路所对应的反熔丝短路，在使用阶段，关闭测试开关管，将反熔丝使能，关闭的测试开关管不会影响信号传输，也不会引入额外功耗。

【技术实现步骤摘要】
适用于反熔丝型可编程逻辑门阵列的可测性设计电路
专利技术属于微电子
，涉及一种适用于反熔丝型可编程逻辑门阵列(英文：Field-ProgrammableGateArra，简称：FPGA)的可测性设计结构。
技术介绍
反熔丝型FPGA芯片是一种采用反熔丝这种特殊器件作为编程控制单元的FPGA电路，反熔丝在电路中作用为通路开关。反熔丝嵌入在顶层和次顶层金属之间，反熔丝介质以类似通孔的形式存在，由于反熔丝介质层导电性能很差，因此正常情况下，反熔丝通孔连接处于开路状态。但经过高压编程，该反熔丝介质会被击穿，此时反熔丝介质会和金属介质互溶而导通。这样在编程前，反熔丝通孔处于开路状态，编程后，反熔丝通孔处于导通状态，这就是反熔丝的工作原理。对于反熔丝型FPGA电路，由于采用了反熔丝作为编程单元，因此它具有面积小、功耗低、速度快、可靠性高及保密性强等特点。但是，反熔丝不像静态随机存取存储器（英文：StaticRandomAccessMemory，简称：SRAM）或者Flash那样具备可擦除的特性，因此，反熔丝型FPGA只能一次编程，且编程由用户在最终使用前进行。反熔丝型FPGA电路难点之一就是电路测试，由于FPGA电路未经配置不具备任何功能，而反熔丝FPGA又只能编程一次，不能像SRAM或者Flash型FPGA那样可以在测试阶段对电路编程功能进行测试。因此，反熔丝型FPGA电路必须具备可测性设计，使电路在不编程的情况下对电路的内部逻辑可以进行高覆盖率的测试。
技术实现思路
针对上述反熔丝型FPGA电路的测试问题，本专利技术提出了一种用于反熔丝型FPGA的可测性设计电路，其目的是可以保证反熔丝型FPGA在不编程的情况下实现内部功能单元的测试。为解决上述技术问题，本专利技术采用的技术方案是：一种适用于反熔丝型FPGA的可测性设计电路，该可测性设计电路包括控制电路以及至少一个开关通路，每个开关通路包括并联设置的反熔丝和测试开关管，测试开关管受控制电路控制打开或关闭，测试开关管打开后，反熔丝被短路，测试开关管被关闭后，反熔丝使能。可选的，测试开关管为MOS管，开关通路为至少两个，控制电路包括串联的触发器以及与触发器一一对应的寄存器，每个触发器的输出端均连接至对应的寄存器的数据输入端，每个寄存器的输出端均连接在一个开关通路的测试开关管的栅极。可选的，对于每个开关通路，开关通路中的测试开关管的源极与开关通路中的反熔丝的第一端连接，开关通路中测试开关管的漏极与开关通路中的反熔丝的第二端连接。可选的，串联的触发器中第i个触发器的输出端与第i+1个触发器的数据输入端连接，第一时钟信号输入分别与各个触发器的时钟输入端连接。可选的，串联的触发器中第i个触发器的输出端还与第i个寄存器的数据输入端连接，第二时钟信号输入分别与各个寄存器的时钟信号输入端连接。可选的，复位信号输入分别与各个触发器和各个寄存器的复位端连接，复位信号输入的复位信号控制每个触发器和每个寄存器进入复位状态，在寄存器进入复位状态后，与寄存器连接的测试开关管关闭。可选的，在测试模式下，控制电路接收测试码以打开相应的测试开关管，对被打开的测试开关管所导通的线路进行测试；在正常工作时，控制电路接收复位信号以关闭各个测试开关管，使各个反熔丝使能进行工作。根据上述技术方案，本专利技术可以实现的有益效果至少包括：通过将反熔丝并联一个测试开关管，可以使控制电路可以选择性地控制开关通路中的测试开关管的打开，从而保证在测试阶段，将需要测试线路所对应的反熔丝短路，在使用阶段，关闭测试开关管，将反熔丝使能，关闭的测试开关管不会影响信号传输，也不会引入额外功耗。应当理解的是，以上的一般描述和后文的细节描述仅是示例性的，并不能限制本专利技术。附图说明此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本专利技术的实施例，并与说明书一起用于解释本专利技术的原理。图1为本专利技术一个实施例提供的适用于反熔丝型FPGA的可测性设计电路的结构图。具体实施方式这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本专利技术相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本专利技术的一些方面相一致的装置和方法的例子。文中所讲的“连接”为电性连接，可以是直接电性连接，也可以是间接电性连接；文中所讲的“至少一个”为一个、两个或两个以上；文中所讲的“至少两个”为两个或两个以上。图1为本专利技术一个实施例提供的适用于反熔丝型FPGA的可测性设计电路的结构图，该适用于反熔丝型FPGA的可测性设计电路包含控制电路110以及至少一个开关通路120。在实际应用中，反熔丝型FPGA芯片中可能会包含很多的反熔丝122，在反熔丝型FPGA芯片投入使用之前，通常需要对芯片内的某些线路进行测试，而如果需要测试的线路上设置有反熔丝122，则受到反熔丝122的不可擦除使用的特性影响，为了避免测试时对反熔丝122写入编码，本实施例中将需要对测试的线路上的反熔丝122进行可测性设计，即将这些反熔丝122并联一个测试开关管121，并联的反熔丝122和测试开关管121形成为一个开关通路120。也就是说，反熔丝型FPGA芯片可以针对反熔丝122设置至少一个开关通路120。在测试模式下，控制电路110可以选择性地控制开关通路中的测试开关管121的打开，当测试开关管121打开后，与之并联的反熔丝122则处于短路状态，此时可以打开的测试开关管121会形成信号通路，从而实现对相应线路的测试。在工作模式下，控制电路110则可以关闭开关通路120中的测试开关管121，使反熔丝122使能工作。因此这种设计，可以避免反熔丝122在测试阶段被编码。在一种可能的实现方式中，测试开关管121可以选用MOS管来实现，这种情况下，对于每个开关通路120，开关通路120中的测试开关管121的源极与同一个开关通路120中的反熔丝122的第一端连接，开关通路120中该测试开关管121的漏极与该开关通路120中的反熔丝122的第二端连接。一般的，反熔丝型FPGA芯片中可能会包含很多需要测试的反熔丝122，此时则对应会设置有较多的开关通路120，比如包括至少两个开关通路120，而为了使得对反熔丝122所在线路的测试具有针对性，本实施例中的控制电路110可以包括串联的触发器111以及与触发器111一一对应的寄存器112。每个触发器111的输出端均连接至对应的寄存器112的数据输入端，每个寄存器112的输出端均连接在一个开关通路120的测试开关管121的栅极，这样寄存器112的输出则可以控制测试开关管121的打开和关闭。在实际应用中，为了保证各个反熔丝122所在线路的针对性测试，通常设置为触发器111与寄存器112一一对应，寄存器112与测试开关管121一一对应。当存在较多的反熔丝122，需要对应设置较多个开关通路120，针对每个开关通路120，需要设置一组触发器111和寄存器112，因此，串联的多个触发器111则形成移位寄存器链。值得注意的是，将多个触发器111进行串联可以减少端口以及线路的设置，对于芯片来讲，可以大大缩小芯片的面积。在一种实现中，移位寄存器链中第i个本文档来自技高网...

【技术保护点】
一种适用于反熔丝型可编程逻辑门阵列的可测性设计电路，其特征在于，所述可测性设计电路包括控制电路以及至少一个开关通路，每个开关通路包括并联设置的反熔丝和测试开关管，所述测试开关管受所述控制电路控制打开或关闭，所述测试开关管打开后，所述反熔丝被短路，所述测试开关管被关闭后，所述反熔丝使能。

【技术特征摘要】
1.一种适用于反熔丝型可编程逻辑门阵列的可测性设计电路，其特征在于，所述可测性设计电路包括控制电路以及至少一个开关通路，每个开关通路包括并联设置的反熔丝和测试开关管，所述测试开关管受所述控制电路控制打开或关闭，所述测试开关管打开后，所述反熔丝被短路，所述测试开关管被关闭后，所述反熔丝使能。2.根据权利要求1所述的可测性设计电路，其特征在于，所述测试开关管为MOS管，所述开关通路为至少两个，所述控制电路包括串联的触发器以及与触发器一一对应的寄存器，每个触发器的输出端均连接至对应的寄存器的数据输入端，每个寄存器的输出端均连接在一个开关通路的测试开关管的栅极。3.根据权利要求2所述的可测性设计电路，其特征在于，对于每个开关通路，所述开关通路中的测试开关管的源极与所述开关通路中的反熔丝的第一端连接，所述开关通路中所述测试开关管的漏极与所述开关通路中的反熔丝的第二端连接。4.根据权利要求2所述的可测试...

【专利技术属性】
技术研发人员：曹靓，封晴，隽扬，马金龙，王栋，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：江苏,32