感测放大器和闩锁方案制造技术

本发明专利技术公开感测放大器和闩锁方案，具体提供数种用于电路的方法。该电路包括含有多个晶体管的感测放大器电路，该多个晶体管用感测放大器致能信号致能以输出第一输出数据线真值信号及第二输出数据线互补信号至闩锁电路，以及该闩锁电路包括用该第一输出数据线真值信号主动驱动的主要驱动器与用第二输出数据线互补信号主动驱动的次要驱动器，使得该闩锁电路输出读取全域数据线。

【技术实现步骤摘要】
感测放大器和闩锁方案
本揭示内容有关于一种感测放大器和闩锁方案，且更特别的是，有关于一种会加快内存访问时间的感测放大器和闩锁方案。
技术介绍
在内存中，感测放大器为在半导体内存芯片上构成电路的元件之一。感测放大器为在读取内存的数据时使用的读取电路之一部份。感测放大器感测来自位线表示存入记忆单元的数据位(1或0)的低功率信号，以及将小电压摆幅放大为可识别逻辑位准，藉此可用在内存外的逻辑而正确地解释数据。在静态随机访问内存(SRAM)操作中，为了读取特定记忆单元的位，打开在特定记忆单元的横列上的字线，这会激活横列中的所有单元。然后，将该特定记忆单元的储值(0或1)送到与该特定记忆单元关连的位线。该感测放大器在两个互补位线的末端将小电压放大为正常逻辑位准。然后，由特定记忆单元的感测放大器闩锁来自所欲单元的位于缓冲器中，然后放上输出总线。在动态随机访问内存(DRAM)操作中，感测放大器操作与SRAM类似，但是执行额外的功能。具体言之，DRAM芯片中的数据是以电荷储存于记忆单元的微小电容器中。读取操作耗尽单元中的电荷而销毁数据，因此在读出数据后，感测放大器必须通过施加电压至单元来立即写回(亦即本文档来自技高网...

【技术保护点】
一种电路，包含：感测放大器电路，包含多个晶体管，该多个晶体管由感测放大器致能信号致能以输出第一输出数据线真值信号及第二输出数据线互补信号至闩锁电路；以及该闩锁电路，包含用该第一输出数据线真值信号主动驱动的主要驱动器与用该第二输出数据线互补信号主动驱动的次要驱动器，使得该闩锁电路输出读取全域数据线。

【技术特征摘要】
2016.02.26 US 15/054,5531.一种电路，包含：感测放大器电路，包含多个晶体管，该多个晶体管由感测放大器致能信号致能以输出第一输出数据线真值信号及第二输出数据线互补信号至闩锁电路；以及该闩锁电路，包含用该第一输出数据线真值信号主动驱动的主要驱动器与用该第二输出数据线互补信号主动驱动的次要驱动器，使得该闩锁电路输出读取全域数据线。2.如权利要求1所述的电路，其中，该主要驱动器包含PMOS上拉装置与NMOS下拉装置。3.如权利要求2所述的电路，其中，该PMOS上拉装置的栅极与该NMOS下拉装置的栅极均连接至该第一输出数据线真值信号。4.如权利要求1所述的电路，其中，该次要驱动器包含NMOS上拉装置与PMOS下拉装置。5.如权利要求4所述的电路，其中，该NMOS上拉装置的栅极与该PMOS下拉装置的栅极均连接至该第二输出数据线互补信号。6.如权利要求1所述的电路，其中，该第一输出数据线真值信号上的负载等效于该第二输出数据线互补信号上的负载。7.如权利要求1所述的电路，其中，该主要驱动器与该次要驱动器有共用电压供应。8.如权利要求1所述的电路，其中，该感测放大器电路的该多个晶体管包含5个PMOS晶体管及3个NMOS晶体管。9.如权利要求1所述的电路，其中，该感测放大器电路及该闩锁电路包含静态随机访问内存(SRAM)装置。10.如权利要求1所述的电路，其中，该感测放大器电路及该闩锁电路包含动态随机访问内存(DRAM)装置、另一易失性内存装置及非易失性内存装置中的一者。11.一种电路，包含：感测放大器电路，包含多个晶体管，该多个晶体管由感测放大器致能信号致能以输出...

【专利技术属性】
技术研发人员：V·布林维加亚拉加万，R·拉加万，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛,KY