一种基于FLASH器件的ID芯片制造技术

本发明专利技术公开了一种基于FLASH器件的ID芯片，ID芯片接收外部的通信码，通过在ID芯片内部进行解码并且校对，当校对成功时，将相应要回复的数据通过ID芯片的IO管理模块输出至ID芯片外部，从而完成与ID芯片外部的加密ID过程。本发明专利技术基于低成本的FLASH器件，用户在使用时，可以根据需要将认证码烧写至芯片内的FLASH器件中，当需要更新芯片的认证码时，亦可将芯片中的FLASH进行重新烧写。

【技术实现步骤摘要】
一种基于FLASH器件的ID芯片
本专利技术涉及一种芯片，具体是一种基于FLASH器件的ID芯片。
技术介绍
ID芯片具有很广泛的应用，市面上已有的加密芯片，比如电子银行的ID加密芯片，它内部加密算法结构较为复杂，芯片具有很强的保密性能。除此复杂的加密芯片需求之外，市场上还有很多相对低端的应用需求如，某些消费类电子产品的ID识别，它们的要求主要是成本低，结构简单，易集成到微控制器的SOC中。本专利技术基于低成本的FLASH器件，FLASH器件本身常被使用在微控制器SOC芯片当中，因此本方案较易于集成至微控制器的SOC当中。本专利技术还具有结构简洁的优点，实现芯片功能所需的芯片面积较小，因而具有较低的成本，符合很多低成本的消费类应用中的需求。本专利技术还具有低功耗的优点。综上所述，本专利技术很好地符合能够满足市场上某些消费类电子产品的ID识别芯片的需求，具有较强的实用性。
技术实现思路
本专利技术的目的在于提供一种基于FLASH器件的ID芯片，以解决上述
技术介绍
中提出的问题。为实现上述目的，本专利技术提供如下技术方案：一种基于FLASH器件的ID芯片，ID芯片接收外部的通信码，通过在ID芯片内部进行解码并且校对，当校对成功时，将相应要回复的数据通过ID芯片的IO管理模块输出至ID芯片外部，从而完成与ID芯片外部的加密ID过程。作为本专利技术再进一步的方案：包括FLASH存储器、配置信息管理模块CONFIG、IO管理模块IO_CTRL、ID控制模块ID_CTRL、串行发送模块STX和串行接收模块SRX，IO管理模块IO_CTRL将从芯片外部接收到的串行通信数据rx_di输入到串行接收模块SRX中，串行接收模块SRX将通过对串行通信数据rx_di进行解码，得到解码后的比特流rx_bit，将其输送至ID控制模块ID_CTRL中的串行接收缓存器RX_BUF中，并按顺序进行存储，同时对解码后的比特流rx_bit输送至接收ID控制模块ID_CTRL中的校验模块RX_VRF进行校验，当串行接收模块SRX接收到1个完整的字节时，通过ID控制模块ID_CTRL中的触发串行接收计数器RX_CNT进行累加计数，当串行接收模块SRX从串行通信数据rx_di解码得到通信结束位时，串行接收模块停止工作，同时，接收校验模块RX_VRF完成校验过程，将校验结果信号vrf_result通知ID控制模块ID_CTRL，当校验结果信号vrf_result为低电平无效状态时，ID控制模块ID_CTRL不启动串行发送模块STX，转而通知串行接收模块SRX准备进行下一次接收；当校验结果信号vrf_result为高电平有效状态时，ID控制模块ID_CTRL将进行进一步的校对工作，当ID控制模块ID_CTRL对接收通信码进行校对成功后，将请求FLASH读回相应于所述通信码的回复内容，同时将从FLASH读回的数据输送至串行发送模块STX，并启动发送流程。与现有技术相比，本专利技术的有益效果是：本专利技术基于低成本的FLASH器件，用户在使用时，可以根据需要将认证码烧写至芯片内的FLASH器件中，当需要更新芯片的认证码时，亦可将芯片中的FLASH进行重新烧写。附图说明图1为基于FLASH器件的ID芯片的结构示意图。图2为基于FLASH器件的ID芯片中ID控制模块ID_CTRL的工作原理。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。请参阅图1～2，本专利技术实施例中，一种基于FLASH器件的ID芯片，ID芯片接收外部的通信码，通过在ID芯片内部进行解码并且校对，当校对成功时，将相应要回复的数据通过ID芯片的IO管理模块输出至ID芯片外部，从而完成与ID芯片外部的加密ID过程。基于FLASH器件的ID芯片包括FLASH存储器、配置信息管理模块CONFIG、IO管理模块IO_CTRL、ID控制模块ID_CTRL、串行发送模块STX和串行接收模块SRX，IO管理模块IO_CTRL将从芯片外部接收到的串行通信数据rx_di输入到串行接收模块SRX中，串行接收模块SRX将通过对串行通信数据rx_di进行解码，得到解码后的比特流rx_bit，将其输送至ID控制模块ID_CTRL中的串行接收缓存器RX_BUF中，并按顺序进行存储，同时对解码后的比特流rx_bit输送至接收ID控制模块ID_CTRL中的校验模块RX_VRF进行校验，当串行接收模块SRX接收到1个完整的字节时，通过ID控制模块ID_CTRL中的触发串行接收计数器RX_CNT进行累加计数，当串行接收模块SRX从串行通信数据rx_di解码得到通信结束位时，串行接收模块停止工作，同时，接收校验模块RX_VRF完成校验过程，将校验结果信号vrf_result通知ID控制模块ID_CTRL，当校验结果信号vrf_result为低电平无效状态时，ID控制模块ID_CTRL不启动串行发送模块STX，转而通知串行接收模块SRX准备进行下一次接收；当校验结果信号vrf_result为高电平有效状态时，ID控制模块ID_CTRL将进行进一步的校对工作，当ID控制模块ID_CTRL对接收通信码进行校对成功后，将请求FLASH读回相应于所述通信码的回复内容，同时将从FLASH读回的数据输送至串行发送模块STX，并启动发送流程。ID控制模块ID_CTRL的工作原理如图2所示。接收通信码的首个字节用来标识通信码的类型编码，我们将之称为接收通信码的标识符。在ID控制模块ID_CTRL中的接收解码模块RX_DEC中，将从串行接收缓存器RX_BUF中取出接收通信码的首个字节与芯片的各项配置信息cfg中各ID码一一进行校对，如果通信码的首个字节与某一ID码相等，即进一步与各项配置信息cfg中各ID码对应的长度与收计数器RX_CNT的计数值进行校对，如果两者相等，ID控制模块ID_CTRL将通过从选择相应的首地址ADDR_BASE，并从首地址开始，请求从FLASH中读回相应于此ID要回复的内容。当ID控制模块ID_CTRL从FLASH中每读回1个字节时，将触发累加计数器REQ_CNT进行累加计数。累加计数器的值与首地址ADDR_BASE进行加法运算后，得到下一个读FLASH相应的地址值，直至相应的数据被完整读出为止。从FLASH中读回的数据将通过发送缓存器TX_RX_BUF进行缓存，并且输送至串行发送模块STX，同时并启动发送流程。对于本领域技术人员而言，显然本专利技术不限于上述示范性实施例的细节，而且在不背离本专利技术的精神或基本特征的情况下，能够以其他的具体形式实现本专利技术。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本专利技术的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本专利技术内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应本文档来自技高网...

【技术保护点】
一种基于FLASH器件的ID芯片，其特征在于，所述ID芯片接收外部的通信码，通过在ID芯片内部进行解码并且校对，当校对成功时，将相应要回复的数据通过ID芯片的IO管理模块输出至ID芯片外部，从而完成与ID芯片外部的加密ID过程。

【技术特征摘要】
1.一种基于FLASH器件的ID芯片，其特征在于，所述ID芯片接收外部的通信码，通过在ID芯片内部进行解码并且校对，当校对成功时，将相应要回复的数据通过ID芯片的IO管理模块输出至ID芯片外部，从而完成与ID芯片外部的加密ID过程。2.根据权利要求1所述的基于FLASH器件的ID芯片，其特征在于，包括FLASH存储器、配置信息管理模块CONFIG、IO管理模块IO_CTRL、ID控制模块ID_CTRL、串行发送模块STX和串行接收模块SRX，IO管理模块IO_CTRL将从芯片外部接收到的串行通信数据rx_di输入到串行接收模块SRX中，串行接收模块SRX将通过对串行通信数据rx_di进行解码，得到解码后的比特流rx_bit，将其输送至ID控制模块ID_CTRL中的串行接收缓存器RX_BUF中，并按顺序进行存储，同时对解码后的比特流rx_bit输送至接收ID控制模块ID_CTR...

【专利技术属性】
技术研发人员：万上宏，叶媲舟，涂柏生，
申请(专利权)人：深圳市博巨兴实业发展有限公司，
类型：发明
国别省市：广东,44