一种实现不同阻抗信号线走线共用的方法及PCB板技术

本发明专利技术公开了一种实现不同阻抗信号线走线共用的方法及PCB板，其实现过程为，将PCB板卡上的不同阻抗值的信号线均连接到Cap电容，然后所有cap电容之间共用PCB Trace通道，所述Cap电容作为Bom切换开关进行Bom切换，从而实现所有信号线在PCB板上的走线合并为一。本发明专利技术的一种实现不同阻抗信号线走线共用的方法及PCB板与现有技术相比，通过对不同阻抗值总线进行PCB板卡上传输通道共用的方案，以此减少板卡上的高速走线数量，在满足产品各总线功能可实现下，减少了板卡尺寸面积及叠层层数，降低了板卡开发费用，提升了产品在市场上的竞争力度，实用性强。

【技术实现步骤摘要】
一种实现不同阻抗信号线走线共用的方法及PCB板
本专利技术涉及PCB布线
，具体地说是一种实现不同阻抗信号线走线共用的方法及PCB板。
技术介绍
随着电子产业的高速发展，Server主板设计正向高密高速方向发展，其PCB板结构尺寸面积缩小，CPU芯片输出的高速IO端口数量及速率大幅提升，以此提升产品在市场上应用的竞争力。然而，随着IO端口数量的增多，也意味着在PCB板卡上要布线的高速信号线的数量将成倍提升。比如，原来CPU只支持一个PCIEx16端口，这意味着PCB走线需要布线PCIETX和RX通道各16对差分线，总共32对走线。当CPU改进升级后，可再支持SAS3.0接口话，其在板卡上又多增加了十几组SAS走线。这样，若PCB板结构尺寸保持不变化话，为能实现更多数量信号走线的布线，必然要压缩各差分走线对之间的耦合间距，而走线间距的缩小，将增大信号走线之间的串扰噪声影响，同时，CPU芯片的升级，使PCIE信号速率又大幅提升，进而加剧了串扰噪声提升，从而，会造成信号传输时BER误码率的增大，影响到系统长期运行时的稳定性。随着芯片功能的升级，为满足各Bus总线数量在PCB布线下的可行性，通常是采用常规设计方式，以增大PCB板卡尺寸面积，增加PCB板叠层层数或采用Cable引出互连等方式满足各高速走线的设计，然而，这样的解决方式势必会给系统设计带来诸多的不变，以无法较好的满足电子产品升级的应用及产品开发后在市场上的竞争力。随着芯片功能的升级，其支持IO端口数量及速率将大幅提升，当PCB板卡结构尺寸及叠层数还保持不变化，为实现更多高速总线在PCB板上布线的可行性，仅能通过压缩各高速走线的耦合间距在设计，而耦合间距的大幅减少及信号速率的提升，会加剧信号间串扰噪声的提升，从而影响到系统运行时信号的传输质量。为满足信号传输质量，传统方式会采用增大PCB板卡面积，增加叠层层数及Cable互连等方式来改善设计。然而，增大PCB板面积及叠层层数，会带来PCB板卡生产费用的提升，同时，板卡面积变大，层数增多也会增大PCB板厂加工的复杂度，降低了PCB板生产良率。而采用Cable外接方法，也会因Cable数量的增多，带来开发成本的提升，同时，因Cable数量较多，会给后期设备互接及维护带来更多的不变，影响到产品实际使用时的效率及可靠性。基于此，本专利技术提供一种实现不同阻抗信号线走线共用的方法及PCB板。当芯片功能升级，支持高速IO信号数量及速率提升，在确定客户对产品各功能要求是选配条件下，本专利技术能够满足各高速走线在PCB板卡上互连及信号传输质量，保证板卡设计开发成本的可控性，以减少在PCB板上的走线数量，提高各Bus总线在PCB板上布线的可行性。
技术实现思路
本专利技术的技术任务是针对以上不足之处，提供一种实现不同阻抗信号线走线共用的方法及PCB板。一种实现不同阻抗信号线走线共用的方法，其实现过程为，将PCB板卡上的不同阻抗值的信号线均连接到Cap电容，然后所有cap电容之间共用PCBTrace通道，所述Cap电容作为Bom切换开关进行Bom切换，从而实现所有信号线在PCB板上的走线合并为一。共用的PCBTrace通道的阻抗值采用所有信号线阻抗值的平均值，当该平均值为整数值时，阻抗值为该平均值；当平均值为非整数值时，取其四舍五入后的整数值为阻抗值。所述不同阻抗值的信号线是指Trace阻抗值为100ohm的SAS3.0信号线及85ohm的PCIE信号线，相对应的，93ohm阻抗值为共用PCBTrace走线的阻抗值。在确定共用的PCBTrace通道的阻抗值前，首先确定Trace特征阻抗的变化对信号传输质量的影响，该确定过程为：首先将SAS3.0互连走线的阻抗值由100ohm变成85ohm，通过信号仿真模拟，获取信号眼图波形及Trace阻抗改变前后眼图模拟质量的数据，从而获取阻抗变化与信号传输质量之间的关系。一种PCB板，采用上述方法将不同阻抗值的信号线共用一条PCBTrace通道。本专利技术的一种实现不同阻抗信号线走线共用的方法及PCB板和现有技术相比，具有以下有益效果：本专利技术的一种实现不同阻抗信号线走线共用的方法及PCB板，通过对不同阻抗值总线进行PCB板卡上传输通道共用的方案，以此减少板卡上的高速走线数量，在满足产品各总线功能可实现下，减少了板卡尺寸面积及叠层层数，降低了板卡开发费用，提升了产品在市场上的竞争力度，降低成本，实用性强，适用范围广泛，具有很好的推广应用价值。附图说明附图1是原始设计SAS3.0和PCIE3.0接口总线各自端接互连示意图。附图2是在现有方案下，SAS3.0和PCIE3.0信号各自端接时的信号仿真眼图波形。附图3是根据现有方案，将SAS3.0走线Trace阻抗变成85ohm时的信号眼图波形。附图4是改进设计时，SAS3.0和PCIE3.0接口总线共用PCBTrace链路互连示意图。附图5是在改进方案下，共用trace阻抗为93ohm时，SAS3.0和PCIE3.0的信号眼图仿真波形。具体实施方式下面结合附图及具体实施例对本专利技术作进一步说明。一种实现不同阻抗信号线走线共用的方法，其实现过程为，将PCB板卡上的不同阻抗值的信号线均连接到Cap电容，然后所有cap电容之间共用PCBTrace通道，所述Cap电容作为Bom切换开关进行Bom切换，从而实现所有信号线在PCB板上的走线合并为一。共用的PCBTrace通道的阻抗值采用所有信号线阻抗值的平均值，当该平均值为整数值时，阻抗值为该平均值；当平均值为非整数值时，取其四舍五入后的整数值为阻抗值。所述不同阻抗值的信号线是指Trace阻抗值为100ohm的SAS3.0信号线及85ohm的PCIE信号线，相对应的，93ohm阻抗值为共用PCBTrace走线的阻抗值。在确定共用的PCBTrace通道的阻抗值前，首先确定Trace特征阻抗的变化对信号传输质量的影响，该确定过程为：首先将SAS3.0互连走线的阻抗值由100ohm变成85ohm，通过信号仿真模拟，获取信号眼图波形及Trace阻抗改变前后眼图模拟质量的数据，从而获取阻抗变化与信号传输质量之间的关系。本专利技术提出一种实现不同阻抗信号线在PCB板上走线共用的方法，用于PCB板卡上存在Trace阻抗值100ohm的SAS3.0信号线及85ohm的PCIE走线时。同时，确认客户对此两种总线规格是选配要求下，可通过采用Cap电容进行Bom切换，将两总线在PCB板上的走线进行合并为一。因两总线trace阻抗值有较大差异，需要通过信号仿真模拟评估，确定将此两阻抗值取合折中值，即93ohm阻抗值作为共用PCBTrace走线的阻抗值，能较好兼容两总线各自单独传输时的信号质量。因而，可减少PCB板卡各高速总线单独各自互连时的数量，降低了产品开发时因PCB板面积增大带来的费用增加的风险。如附图1所示；在传统高速IO总线互连端接时，因各自在PCB板上的Trace阻抗不同，都是各自端接，以保证信号传输路径阻抗的一致性，减少因信号反射影响，造成的信号传输质量变差的问题。同时，为评估信号各自端接互连时的传输质量，本案例针对SAS3.0和PCIE3.0走线拓扑利用ADS仿真软件搭建了系统互连仿真模型图，以便评估各Bus走线单独互连传输本文档来自技高网...

【技术保护点】
一种实现不同阻抗信号线走线共用的方法，其特征在于，其实现过程为，将PCB板卡上的不同阻抗值的信号线均连接到Cap电容，然后所有cap电容之间共用PCB Trace通道，所述Cap电容作为Bom切换开关进行Bom切换，从而实现所有信号线在PCB板上的走线合并为一。

【技术特征摘要】
1.一种实现不同阻抗信号线走线共用的方法，其特征在于，其实现过程为，将PCB板卡上的不同阻抗值的信号线均连接到Cap电容，然后所有cap电容之间共用PCBTrace通道，所述Cap电容作为Bom切换开关进行Bom切换，从而实现所有信号线在PCB板上的走线合并为一。2.根据权利要求1所述的一种整机柜监控管理模块，其特征在于，共用的PCBTrace通道的阻抗值采用所有信号线阻抗值的平均值，当该平均值为整数值时，阻抗值为该平均值；当平均值为非整数值时，取其四舍五入后的整数值为阻抗值。3.根据权利要求2所述的一种整机柜监控管理模块，其特征在于，所述不同阻抗值的信号线是指Trace...

【专利技术属性】
技术研发人员：武宁，
申请(专利权)人：郑州云海信息技术有限公司，
类型：发明
国别省市：河南,41