半导体装置以及其制造方法制造方法及图纸
【技术实现步骤摘要】
半导体装置以及其制造方法
本专利技术涉及一种半导体装置以及其制造方法。
技术介绍
在半导体装置中，作为用于对多个电路元件进行分离的方式，已知例如，在P型的半导体内形成N型的埋入扩散层以及从半导体表面延伸到扩散层的较高浓度的N型的杂质扩散区(N插塞)的盆(Tub)分离方式、和在P型的半导体内形成较低浓度的N阱的阱(Well)分离方式。根据盆分离方式，通过高浓度的插塞而使得从半导体表面到埋入扩散层的寄生电阻变得较小，因此适于制造包括双极型晶体管或齐纳二极管的半导体装置。另一方面，根据阱分离方式，由于元件可配置区域扩展了没有插塞所对应的量，从而能够减小元件间距离，因此主要适于制造包括CMOS场效应晶体管或LD(LateralDouble-diffused：横向双扩散)MOS场效应晶体管的半导体装置。作为关联技术，在专利文献1的图1中表示有一种形成于第一杂质区域21n上的LDMOS场效应晶体管。该晶体管包括位于第一杂质区域21n内的体区26p、位于体区26p内的源极区27n以及体接触区28p、位于体区26p的端部上的栅极绝缘膜33、位于栅极绝缘膜33上的栅电极34、位于第...
【技术保护点】
一种半导体装置，其中，具备：第一导电型的半导体基板；第二导电型的第一埋入扩散层以及第二导电型的第二埋入扩散层，所述第一埋入扩散层以及所述第二埋入扩散层被配置在所述半导体基板中；第二导电型的第一半导体层，其被配置在所述第一埋入扩散层上的第一区域内，并具有与所述第一埋入扩散层相比而较低的杂质浓度；第二导电型的第二半导体层，其被配置在所述第二埋入扩散层上的第二区域内，并具有低于所述第二埋入扩散层的杂质浓度；第二导电型的第一杂质扩散区，其在所述第一埋入扩散层上于俯视观察时包围所述第一区域，并具有与所述第一半导体层相比而较高的杂质浓度；第一导电型的第二杂质扩散区，其被配置在所述第二半...
【技术特征摘要】
2015.12.16 JP 2015-2454821.一种半导体装置，其中，具备：第一导电型的半导体基板；第二导电型的第一埋入扩散层以及第二导电型的第二埋入扩散层，所述第一埋入扩散层以及所述第二埋入扩散层被配置在所述半导体基板中；第二导电型的第一半导体层，其被配置在所述第一埋入扩散层上的第一区域内，并具有与所述第一埋入扩散层相比而较低的杂质浓度；第二导电型的第二半导体层，其被配置在所述第二埋入扩散层上的第二区域内，并具有低于所述第二埋入扩散层的杂质浓度；第二导电型的第一杂质扩散区，其在所述第一埋入扩散层上于俯视观察时包围所述第一区域，并具有与所述第一半导体层相比而较高的杂质浓度；第一导电型的第二杂质扩散区，其被配置在所述第二半导体层中；第二导电型的第三杂质扩散区，其被配置在所述第二半导体层中；第二导电型的第四杂质扩散区，其被配置在所述第一半导体层中；栅电极，其隔着绝缘膜而被配置在所述第二半导体层上；第二导电型的第五杂质扩散区，其被配置在所述第二杂质扩散区中；第一导电型的第六杂质扩散区，其被配置在至少所述第四杂质扩散区上，所述第二区域为，与所述第二埋入扩散层相接并且具有与所述第二半导体层相比而较高的杂质浓度的第二导电型的杂质扩散区的禁止配置区。2.如权利要求1所述的半导体装置，其中，所述第一杂质扩散区兼作元件分离区、和齐纳二极管的阴极或阳极区的一部分。3.一种半导体装置，其中，具备：第一导电型的半导体基板；第二导电型的第三埋入扩散层以及第二导电型的第二埋入扩散层，所述第三埋入扩散层以及所述第二埋入扩散层被配置在所述半导体基板中；第二导电型的第三半导体层，其被配置在所述第三埋入扩散层上的第三区域内，并具有与所述第三埋入扩散层相比而较低的杂质浓度；第二导电型的第二半导体层，其被配置在所述第二埋入扩散层上的第二区域内，并具有与所述第二埋入扩散层相比而较低的杂质浓度；第二导电型的第六杂质扩散区，其在所述第三埋入扩散层上于俯视观察时包围所述第三区域，并具有与所述第三半导体层相比而较高的杂质浓度；第一导电型的第七杂质扩散区，其被配置在所述第三半导体层中；第一导电型的第二杂质扩散区，其被配置在所述第二半导体层中；第二导电型的第三杂质扩散区，其被配置在所述第二半导体层中；栅电极，其隔着绝缘膜而被配置在所述第二半导体层上；第二导电型的第八杂质扩散区，其被配置在所述第七杂质扩散区中；...
【专利技术属性】
技术研发人员：新田博明，桑泽和伸，
申请(专利权)人：精工爱普生株式会社，
类型：发明
国别省市：日本,JP
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。