半导体结构、电极结构及其形成方法技术

本发明专利技术实施例提供一种半导体结构、电极结构及其形成方法，该半导体结构包含：第N金属层；扩散势垒层，其位于所述第N金属层上方；第一底部电极材料沉积，其位于所述扩散势垒层上方；第二底部电极材料沉积，其位于所述第一底部电极材料沉积上方；磁性隧穿结MTJ层，其位于所述第二底部电极材料沉积上方；顶部电极，其位于所述MTJ层上方；及第(N+1)金属层，其位于所述顶部电极上方；其中所述扩散势垒层及所述第一底部电极材料沉积与电介质层横向地接触，所述第一底部电极材料沉积将所述扩散势垒层与所述第二底部电极材料沉积间隔开，且N为大于或等于1的整数。还揭露相关联电极结构及方法。

【技术实现步骤摘要】
半导体结构、电极结构及其形成方法
本专利技术实施例提供一种半导体结构。
技术介绍
半导体用于集成电路中以用于电子应用，包含无线电、电视、移动电话及个人计算装置。一种类型的众所周知的半导体装置是半导体存储装置，例如动态随机存取存储器(DRAM)或快闪存储器，所述DRAM及所述快闪存储器两者均使用电荷来存储信息。半导体存储器装置的较新发展涉及将半导体技术与磁性材料及装置组合的自旋电子学。使用电子的自旋极化而非电子的电荷来指示状态“1”或“0”。一种此类自旋电子装置是自旋扭矩转移(STT)磁性隧穿结(MTJ)装置。MTJ装置包含自由层、隧穿层及钉扎层。自由层的磁化方向可通过经由隧穿层施加电流而反向，此致使自由层内的所注入极化电子对自由层的磁化施加所谓的自旋扭矩。钉扎层具有固定磁化方向。当电流沿从自由层到钉扎层的方向流动时，电子沿反向方向流动(也就是说，从钉扎层到自由层)。在电子通过钉扎层、流动穿过隧穿层且接着流动到自由层中并在所述自由层中积累之后，所述电子极化为与钉扎层相同的磁化方向。最终，自由层的磁化平行于钉扎层的磁化，且MTJ装置将处于低电阻状态。由电流引起的电子注入称为主要注入。当施加从钉扎层流动到自由层的电流时，电子沿从自由层到钉扎层的方向流动。具有与钉扎层的磁化方向相同的极化的电子能够流动穿过隧穿层且流动到钉扎层中。相反地，具有与钉扎层的磁化不同的极化的电子将由钉扎层反射(阻挡)且将在自由层中积累。最终，自由层的磁化反平行于钉扎层的磁化，且MTJ装置将处于高电阻状态。由电流引起的相应电子注入称为次要注入。
技术实现思路
本专利技术实施例提供一种半导体结构，其包括：第N金属层；扩散势垒层，其位于所述第N金属层上方；第一电极材料沉积，其位于所述扩散势垒层上方；第二电极材料沉积，其位于所述第一电极材料沉积上方；磁性隧穿结MTJ层，其位于所述第二电极材料沉积上方；顶部电极，其位于所述MTJ层上方；及第(N+1)金属层，其位于所述顶部电极上方；其中所述扩散势垒层及所述第一电极材料沉积与电介质层横向地接触，所述第一电极材料沉积将所述扩散势垒层与所述第二电极材料沉积间隔开，且N为大于或等于1的整数。附图说明依据与附图一起阅读的以下详细描述来最佳地理解本揭露的方面。应注意，根据工业中的标准实践，各种构件未按比例绘制。实际上，为论述清晰起见，可任意地增加或减小各种构件的尺寸。图1到21是根据本揭露的一些实施例的在各种阶段处制作的半导体结构的剖面。具体实施方式以下揭露提供用于实施本揭露的不同构件的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本揭露。当然，这些仅为实例且并非打算为限制性的。举例来说，在以下描述中第一构件在第二构件上方或所述第二构件上形成可包含其中第一构件与第二构件直接接触地形成的实施例且还可包含其中额外构件可形成于第一构件与第二构件之间使得第一构件与第二构件征可不直接接触的实施例。另外，本揭露可在各种实例中重复参考编号及/或字母。此重复是出于简单及清晰目的且并非本质上指示所论述的各种实施例及/或配置之间的关系。此外，可在本文中为易于描述而使用空间相对术语(例如“下面”、“下方”、“下部”、“上面”、“上部”等等)来描述一个元件或构件与另一元件或构件的关系，如各图中所图解说明。所述空间相对术语打算囊括在使用或操作中的装置的除图中所描绘的定向之外的不同定向。设备可以其它方式定向(旋转90度或以其它定向)且可因此同样地理解本文中所使用的空间相对描述语。尽管陈述本揭露的宽广范围的数值范围及参数为近似值，但在特定实例中陈述的数值尽可能精确地报告。然而，任何数值固有地含有必然由相应测试测量中存在的标准偏差所引起的特定误差。此外，如本文中所使用，术语“约”通常意指在给定值或范围的10％、5％、1％或0.5％内。替代地，在由所属领域的技术人员进行考虑时，术语“约”意指在可接受平均值标准误差内。除了在操作/工作实例中之外，或除非另外明确规定，否则所有数值范围、量、值及百分比(例如针对材料数量、持续时间、温度、操作条件、量的比率及本文中所揭露的其类似物)应被理解为在所有实例中均由术语“约”修饰。因此，除非指示相反情形，否则本揭露及所附权利要求书中所陈述的数值参数为可按需要而变化的近似值。最低限度地，每一数值参数应至少鉴于所报告有效数字的数目且通过应用普通舍入技术而解释。范围可在本文中表达为从一个端点到另一端点或介于两个端点之间。本文中所揭露的所有范围均包含端点，除非另外规定。在CMOS结构中的嵌入式磁阻随机存取存储器(MRAM)单元已持续地发展。具有嵌入式MRAM单元的半导体电路包含MRAM单元区域及与MRAM单元区域分离的逻辑区域。举例来说，MRAM单元区域可位于前述半导体电路的中心处而逻辑区域可位于半导体电路的外围处。注意，先前陈述并不打算为限制性的。关于MRAM单元区域及逻辑区域的其它布置涵盖于本揭露的预期范围内。在MRAM单元区域中，晶体管结构可放置于MRAM结构下方。在一些实施例中，MRAM单元嵌入于在后段(BEOL)操作中制备的金属层中。举例来说，在一些实施例中，MRAM单元区域及逻辑区域中的晶体管结构放置于在前段操作中制备的共同半导体衬底中且在前述两个区域中为基本上相同的。MRAM单元可嵌入于金属层的任何位置中(举例来说，在平行于半导体衬底的表面而水平分布的邻近金属线层之间)。举例来说，嵌入式MRAM可位于MRAM单元区域中的第4金属线层与第5金属线层之间。水平移位到逻辑区域，第4金属线层通过第4金属通路而连接到第5金属线层。换句话说，将MRAM单元区域及逻辑区域考虑在内，嵌入式MRAM占据第5金属线层及第4金属通路的至少一部分的厚度。本文中针对金属线层所提供的数字并非限制性的。一般来说，所属领域的技术人员可理解，MRAM位于第N金属线层与第(N+1)金属线层之间，其中N为大于或等于1的整数。嵌入式MRAM包含由铁磁性材料构成的磁性隧穿结(MTJ)。底部电极及顶部电极电耦合到MTJ以用于讯号/偏置输送。在先前所提供实例之后，底部电极进一步连接到第N金属线层，而顶部电极进一步连接到第(N+1)金属线层。本揭露提供MTJ的电极。在一些实施例中，所述电极为底部电极。底部电极为无缝的且具有将与MTJ的底部表面接触的基本平坦表面。换句话说，MTJ与底部电极之间的界面为基本平坦的。另外，底部电极的顶部表面包含单个材料。当观看底部电极的剖面时，梯形形状展示于底部电极通路(BEVA)的上部部分处，且两个层放置于BEVA中。两个层中的底部层形成BEVA的下部部分，且底部层不延伸到底部电极的顶部表面。两个层中的上部层完全覆盖底部层且形成BEVA的上部部分。请注意，虽然本揭露中所图解说明的实施例涉及MRAM单元，但新颖BEVA结构还可适用于其它类型RAM单元，例如相变RAM(PCRAM)及导电桥RAM(CBRAM)。图1到21是根据本揭露的一些实施例的在各种阶段处制作的MRAM单元区域结构的剖面。在图1中，提供预定MRAM单元区域100A。在一些实施例中，在半导体衬底(图1中未展示)中预形成晶体管结构。集成电路装置可经历进一步CMOS或MOS技术处理以形成此项技术中已知的各种构件。举例来说，还可形成一或多个接点插头(本文档来自技高网...

【技术保护点】
一种半导体结构，其包括：第N金属层；扩散势垒层，其位于所述第N金属层上方；第一电极材料沉积，其位于所述扩散势垒层上方；第二电极材料沉积，其位于所述第一电极材料沉积上方；磁性隧穿结MTJ层，其位于所述第二电极材料沉积上方；顶部电极，其位于所述MTJ层上方；及第(N+1)金属层，其位于所述顶部电极上方；其中所述扩散势垒层及所述第一电极材料沉积与电介质层横向地接触，所述第一电极材料沉积将所述扩散势垒层与所述第二电极材料沉积间隔开，且N为大于或等于1的整数。

【技术特征摘要】
2016.01.15 US 14/996,9501.一种半导体结构，其包括：第N金属层；扩散势垒层，其位于所述第N金属层上方；第一电极材料沉积，其位于所述扩散势垒层上方；第二电极材料沉积，其位于所述第一电极材料沉积上方；磁性隧穿...

【专利技术属性】
技术研发人员：周仲彦，宋福庭，张耀文，刘世昌，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71