【技术实现步骤摘要】
接触SOI衬底
本专利技术通常涉及集成电路及半导体装置领域，尤其涉及至SOI装置的半导体块体衬底的接触的形成。
技术介绍
制造例如CPU(中央处理单元)、存储装置、ASIC(专用集成电路；applicationspecificintegratedcircuit)等先进集成电路需要依据特定的电路布局在给定的芯片面积上形成大量电路元件。在多种电子电路中，场效应晶体管代表一种重要类型的电路元件，其基本确定该集成电路的性能。一般来说，目前实施多种制造方法技术来形成场效应晶体管(fieldeffecttransistor；FET)，其中，对于许多类型的复杂电路，MOS技术因在操作速度和/或功耗和/或成本效率方面的优越特性而成为目前最有前景的方法之一。在使用例如CMOS技术制造复杂集成电路期间，在包括结晶半导体层的衬底上形成数百万个N沟道晶体管和P沟道晶体管。目前，FET通常构建于绝缘体上硅(silicon-on-insulator；SOI)衬底上，尤其全耗尽绝缘体上硅(fullydepletedsilicon-on-insulator；FDSOI)衬底上。FET的沟道形成于...
【技术保护点】
一种集成电路，包括：半导体块体衬底；埋置氧化物层，形成于该半导体块体衬底上；多个单元，各单元具有晶体管装置，形成于该埋置氧化物层上方；多条栅极电极线，穿过该多个单元并为该单元的该晶体管装置提供栅极电极；以及多个连接单元，经配置以电性接触该半导体块体衬底并被布置于与具有该晶体管装置的该多个单元下方或上方的位置不同的位置，其中，该多个连接单元的至少其中一个被布置于埋置边界单元之间。
【技术特征摘要】
2015.09.21 US 62/221,1991.一种集成电路，包括：半导体块体衬底；埋置氧化物层，形成于该半导体块体衬底上；多个单元，各单元具有晶体管装置，形成于该埋置氧化物层上方；多条栅极电极线，穿过该多个单元并为该单元的该晶体管装置提供栅极电极；以及多个连接单元，经配置以电性接触该半导体块体衬底并被布置于与具有该晶体管装置的该多个单元下方或上方的位置不同的位置，其中，该多个连接单元的至少其中一个被布置于埋置边界单元之间。2.如权利要求1所述的集成电路，其中，该半导体块体衬底包括与该多个连接单元的其中一个关联并经由形成于该埋置氧化物层中的开口中的接触通过该多个连接单元的该其中一个与偏压电压源电性连接的N掺杂区或P掺杂区的至少其中一个。3.如权利要求1所述的集成电路，其中，该多个连接单元的至少其中一个被布置于埋置边界单元之间，与该栅极电极线相比具有较大宽度的边界栅极电极线穿过该埋置边界单元。4.如权利要求1所述的集成电路，其中，该多个连接单元的至少其中一个被布置于埋置边界单元之间，具有与该栅极电极线实质上相同的宽度的边界栅极电极线穿过该埋置边界单元。5.如权利要求1所述的集成电路，其中，该多个连接单元被布置于与具有该晶体管装置的该多个单元的列平行的至少一列中，以使该连接单元在该至少一列中彼此相邻设置。6.如权利要求1所述的集成电路，还包括边界单元，其被布置于邻近该多个单元的最外单元并具有宽度大于穿过具有该晶体管装置的该多个单元的栅极电极线的宽度的栅极电极线。7.如权利要求1所述的集成电路，其中，该埋置氧化物层及该半导体块体衬底是全耗尽绝缘体上硅(FullyDepletedSilicon-on-Insulator；FDSOI)衬底的部分。8.如权利要求1所述的集成电路，其中，该栅极电极线至少部分由多晶硅材料制成。9.一种集成电路，包括：标准单元网格，各该标准单元具有构建于全耗尽绝缘体上硅(FullyDepletedSilicon-on-Insulator；FDSOI)衬底上的场效应晶体管；多个连接单元，经配置以为该场效应晶体管的至少其中一些提供反偏压；以及其中，该连接单元的至少其中一些不构建于该标准单元网格的标准单元上方或下方。10.如权利要求9所述的集成电路，其中，该FDSOI衬底具有具有N掺杂区及P掺杂区的块体衬底以及形成于该块体衬底上方的埋置氧化物层，以及其中，接触被形成为穿过该埋置氧化物层并抵达该N掺杂区及P掺杂区，从而允许该反偏压。11.如权利要求9所述的集成电路，其中，为该场效应晶体管提供栅极电极的...
【专利技术属性】
技术研发人员：C·豪夫，I·洛伦茨，M·滋尔，U·亨泽尔，N·加恩，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛,KY
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