半导体存储设备以及包括其的存储系统技术方案

一种半导体存储设备包括：正常存储块，包括多个正常存储单元；冗余存储块，包括多个冗余存储单元，其中，所述多个冗余存储单元用于代替正常存储单元当中的缺陷单元；正常缓冲块，被配置为读出并放大存储在正常存储块中的数据；冗余缓冲块，被配置为读出并放大存储在冗余存储块中的数据；正常锁存块，被配置为基于正常控制信号从正常缓冲块取得数据并存储所述数据；以及冗余锁存块，被配置为基于冗余控制信号选择性地从冗余缓冲块取得数据并存储所述数据。

Semiconductor memory device and storage system including the same

A semiconductor memory device includes: a normal storage block includes a plurality of normal memory cells; redundant memory block, which comprises a plurality of redundant storage unit, wherein the plurality of redundant storage units for defective units instead of the normal storage unit of the normal; the cushion block is configured to read and stored in the memory block normal amplification the data in the buffer; redundant block is configured to read and stored in the enlarged redundant storage blocks in the data; the normal latch block is configured to store the data and data obtained from the normal normal buffer block based on the control signal; and the redundant latch block is configured to selectively obtain data redundancy control signal and the storage of the data from the buffer block based on redundancy.

【技术实现步骤摘要】
半导体存储设备以及包括其的存储系统对相关申请的交叉引用本申请要求于2016年1月8日提交的第10-2016-0002705号韩国专利申请的优先权，该申请的公开通过引用而全部合并于此。
本专利技术构思的示例实施例涉及一种半导体存储设备和/或一种包括所述半导体存储设备的存储系统。例如，至少某些示例实施例涉及一种用于选择性地控制冗余锁存器的操作的半导体存储设备和/或一种包括所述半导体存储设备的存储系统。
技术介绍
当半导体存储设备、诸如动态随机存取存储器(DRAM)中的存储单元之中即使单个存储单元具有缺陷时，整个半导体存储设备会被分类为劣品。此时，就产量而言，丢弃所有存储单元会是效率低下的。为了避免这种低效并提高产量，可在半导体存储设备中提供冗余存储单元，并且，有故障的存储单元(即，缺陷单元)可由冗余存储单元来代替。当对缺陷单元执行读取操作时，缺陷单元可由包括在冗余存储块中的冗余存储单元来代替，使得缺陷单元可被修复。例如，当正常列线被连接到缺陷单元时，整个正常列可由包括在冗余存储块中的冗余列线来代替。此时，一条正常列线可通过被一条冗余列线代替而得到修复。通常，当对存储在存储单元中的数据执行读取操作时，行译码器可启用存储单元阵列中包含所述存储单元的行线(例如，字线)，并且，数据可由读出放大器来读出，并存储在锁存块中。锁存块可存储并处理多个数据以实现预取。预取是一种(例如)为了提高存储器存取速率而在对存储单元的每次存取时读取或写入多个数据的操作。当数据被发送到锁存块时，会需要较快的速度。相应地，正常数据和冗余数据被存储在锁存器中，随后通过地址比较来实现列修复。然而，当未使用列修复时，在每次读取操作时会发生对来自冗余存储块的冗余数据的不必要传输。这种不必要传输会导致出现不必要的功耗。
技术实现思路
根据本专利技术构思的某些示例实施例，半导体存储设备可包括：正常存储块，包括多个正常存储单元；冗余存储块，包括用于代替正常存储单元当中的缺陷单元的多个冗余存储单元；正常缓冲块，被配置为用于读出并放大存储在正常存储块中的数据；冗余缓冲块，被配置为用于读出并放大存储在冗余存储块中的数据；正常锁存块，被配置为用于基于正常控制信号从正常缓冲块取得数据并存储所述数据；以及冗余锁存块，被配置为用于基于冗余控制信号选择性地从冗余缓冲块取得数据并存储所述数据。根据本专利技术构思的另外的示例实施例，存储系统可包括多个半导体存储设备和被配置为用于控制所述半导体存储设备的存储控制器。所述半导体存储设备之中的每一个可包括：存储单元阵列，包括多个正常存储单元和多个冗余存储单元，其中，所述多个冗余存储单元中的每个用于代替正常存储单元当中的缺陷单元；读出放大器，被配置为用于读出并放大存储在存储单元阵列中的数据；锁存块，被配置为用于基于正常控制信号和冗余控制信号从读出放大器取得并存储数据；控制电路，被配置为用于将正常控制信号和冗余控制信号输出到锁存块；以及OTP存储器，被配置为用于存储修复信号。读出放大器可包括被配置为用于读出并放大存储在冗余存储单元中的数据的多个冗余缓冲器，并且，锁存块可包括被配置为用于访问冗余缓冲器当中的对应缓冲器的多个冗余锁存器。根据本专利技术构思的另外的示例实施例，半导体存储设备可包括：锁存块，包括多个正常锁存器和多个冗余锁存器，其中，所述多个冗余锁存器被配置为用于基于冗余控制信号选择性地从包括在冗余存储单元中的修复单元取得冗余数据；以及控制器，被配置为用于基于修复信号选择性地将冗余控制信号提供给所述多个冗余锁存器之中的一些冗余锁存器，其中，所述修复信号指示所述多个冗余锁存器之中的哪些冗余锁存器被连接到修复单元。附图说明通过参照附图来详细描述本专利技术构思的某些示例实施例，本专利技术构思的示例实施例的上述和其他特点和优点将变得更加清楚，其中，在所述附图中：图1是根据本专利技术构思的某些示例实施例的电子系统的示意性框图；图2是根据本专利技术构思的某些示例实施例的存储系统的示意性框图；图3是根据本专利技术构思的某些示例实施例的半导体存储设备的框图；图4是根据本专利技术构思的某些示例实施例的控制电路的详细框图；以及图5是根据本专利技术构思的某些示例实施例的半导体存储设备的操作的详细框图；图6是根据本专利技术构思的某些示例实施例的包括图3中示出的半导体存储设备的计算机系统的框图；图7是根据本专利技术构思的另外的示例实施例的包括图3中示出的半导体存储设备的计算机系统的框图；图8是根据本专利技术构思的另外的示例实施例的包括图3中示出的半导体存储设备的计算机系统的框图；图9是根据本专利技术构思的另外的示例实施例的包括图3中示出的半导体存储设备的计算机系统的框图；图10是根据本专利技术构思的另外的示例实施例的包括图3中示出的半导体存储设备的计算机系统的框图；图11是根据本专利技术构思的某些示例实施例的包括图3中示出的半导体存储设备100的数据处理系统1100的框图；图12是包括图3中示出的半导体存储设备的多芯片封装的示意性概念图；以及图13是图12中示出的多芯片封装的示例的三维概念图。具体实施方式图1是根据本专利技术构思的某些实施例的电子系统1的示意性框图。电子系统1可包括主机20和存储系统300。主机20可使用接口协议(诸如外围组件互连Express(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行连接SCSI(SAS))与存储系统300通信。然而，主机20与存储系统300之间的接口协议不限于这些示例而可以是其他接口协议。例如，所述接口协议可以是通用串行总线(USB)接口协议、多媒体卡(MMC)接口协议、增强小型设备接口(ESDI)协议和集成驱动电子设备(IDE)接口协议。存储系统300可包括存储控制器200和存储模块10。存储控制器200可控制存储系统300的全部操作。还可控制主机20与存储模块10之间的数据交换。存储模块10可包括多个半导体存储设备100、100′和100″。在这里描述的示例实施例中，半导体存储设备100、100′和100″被实现为包括存储单元阵列(未示出)的动态随机存取存储器(DRAM)，在所述存储单元阵列中，多个存储单元按照行和列来排列，但是本专利技术构思的示例实施例不限于这些示例实施例。当半导体存储设备100、100′和100″被实现为DRAM时，存储模块10可被实现为无缓冲双列直插存储模块(UDIMM)、寄存DIMM(RDIMM)或低负载DIMM(LR-DIMM)。此时，存储模块10还可包括缓冲器(未示出)或寄存器(未示出)。存储系统300可被安装在诸如移动设备、笔记本计算机或桌上型计算机的系统中，但是本专利技术构思的示例实施例不限于这些示例。图2是根据本专利技术构思的某些示例实施例的存储系统300′的示意性框图。在图2中，只有一个半导体存储设备100与存储控制器200对应的情况将被描述为示例，但是本专利技术构思的示例实施例不限于此。参照图2，存储控制器200可响应于主机20的请求将数据DAT输入到半导体存储设备100或从半导体存储设备100接收数据DAT。存储控制器200可连续地执行以下操作：将用于半导体存储设备100的激活操作的地址信号ADD和命令CMD发送到半导体存储设备100的操作、将用于写入/读取操作的地址信号ADD和命令CMD发送到半导体本文档来自技高网...

【技术保护点】
一种半导体存储设备，包括：正常存储块，包括多个正常存储单元；冗余存储块，包括多个冗余存储单元，其中，所述多个冗余存储单元被配置为代替正常存储单元当中的缺陷单元；正常缓冲块，被配置为读出并放大存储在正常存储块中的正常数据；冗余缓冲块，被配置为读出并放大存储在冗余存储块中的冗余数据；正常锁存块，被配置为基于正常控制信号从正常缓冲块取得正常数据并存储所述正常数据；以及冗余锁存块，被配置为基于冗余控制信号选择性地从冗余缓冲块取得冗余数据并存储所述冗余数据。

【技术特征摘要】
2016.01.08 KR 10-2016-00027051.一种半导体存储设备，包括：正常存储块，包括多个正常存储单元；冗余存储块，包括多个冗余存储单元，其中，所述多个冗余存储单元被配置为代替正常存储单元当中的缺陷单元；正常缓冲块，被配置为读出并放大存储在正常存储块中的正常数据；冗余缓冲块，被配置为读出并放大存储在冗余存储块中的冗余数据；正常锁存块，被配置为基于正常控制信号从正常缓冲块取得正常数据并存储所述正常数据；以及冗余锁存块，被配置为基于冗余控制信号选择性地从冗余缓冲块取得冗余数据并存储所述冗余数据。2.如权利要求1所述的半导体存储设备，还包括：控制电路，被配置为产生正常控制信号和冗余控制信号；以及一次性可编程(OTP)存储器，被配置为存储修复信号。3.如权利要求1所述的半导体存储设备，其中，控制电路包括：控制信号产生电路，被配置为产生对于正常锁存块的正常控制信号；以及逻辑门，被配置为通过对正常控制信号和修复信号执行逻辑运算来产生冗余控制信号。4.如权利要求3所述的半导体存储设备，其中：OTP存储器被配置为基于半导体存储设备的测试来存储修复信号，其中，所述修复信号指示包括在冗余锁存块中的多个冗余锁存器当中、被指派给与修复单元连接的位线的冗余锁存器。5.如权利要求4所述的半导体存储设备，其中，正常缓冲块包括多个正常缓冲器，正常锁存块包括多个正常锁存器，其中，所述正常锁存器之中的每一个被配置为基于正常控制信号来存储来自正常缓冲器之中的对应正常缓冲器的数据。6.如权利要求4所述的半导体存储设备，其中，冗余缓冲块包括多个冗余缓冲器，冗余锁存块包括多个冗余锁存器，其中，所述冗余锁存器之中的每一个根据冗余控制信号来选择性地接收并存储来自冗余缓冲器之中的对应冗余缓冲器的数据。7.如权利要求3所述的半导体存储设备，还包括：电路，被配置为基于缺陷地址和列地址来输出控制信号；以及复用器，被配置为基于控制信号来选择正常锁存块和冗余锁存块之一。8.如权利要求7所述的半导体存储设备，其中，缺陷地址是存储在OTP存储器列地址中的信号，其中，所述信号指示缺陷单元之一的列地址。9.如权利要求3所述的半导体存储设备，其中，逻辑门包括：与门，被配置为对正常控制信号和修复信号执行与运算。10.如权利要求1所述的半导体存储设备，其中，冗余锁存块包括多个冗余锁存器，其中，所述多个冗余锁存器包括活动冗余锁存器和未活动冗余锁存器，其中，所述活动冗余锁存器是所述多个冗余锁存器之中与连接到修复单元的位线对应的一个冗余锁存器，冗余控制信号指定活动冗余锁存器，并且所述多个冗余锁存器被配置为使得活动冗余锁存器从对应冗余缓冲器接收并存储数据，未活动冗余锁存器被配置为不从所述对应冗余缓冲器接收并存储数据。11.一种存储系统，包括：多个半导体存储设备；以及存储控制器，被配置为控制所述半导体存储设备，其中，...

【专利技术属性】
技术研发人员：李浩俊，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR