利用半导体器件的牺牲性阻挡层的选择性沉积制造技术

公开了在半导体结构上选择性地沉积高K栅极电介质的方法。该方法包括提供设置在半导体衬底上方的半导体结构。该半导体结构设置在隔离侧壁旁边。牺牲性阻挡层然后选择性地沉积在隔离侧壁上，并且不沉积在半导体结构上。此后，高K栅极电介质沉积在半导体结构上，但不沉积在牺牲性阻挡层上。牺牲性阻挡层的性质防止氧化物材料沉积在其表面上。然后执行热处理以去除牺牲性阻挡层，从而仅在半导体结构上形成高K栅极电介质。

【技术实现步骤摘要】
【国外来华专利技术】利用半导体器件的牺牲性阻挡层的选择性沉积
实施例总体上涉及半导体工艺，并且更具体地涉及通过利用半导体器件的牺牲性阻挡层来选择性沉积氧化物膜。
技术介绍
对较小的、较高性能的电子设备的不断增大的需求一直是半导体工业背后的驱动力，以制造具有提高的性能的较小半导体器件。半导体器件的性能高度取决于在半导体芯片上制造的晶体管器件的数量。例如，中央处理单元的性能随其逻辑器件的数量增加而增加。然而，随着晶体管器件的数量增加，由晶体管器件占用的基板面(realestate)的量也增加。增加所占用的基板面的量增大了芯片的总体尺寸。因此，为了使芯片的尺寸最小化并使芯片上形成的晶体管器件的数量最大化，业界领导者已经开发出缩小每个晶体管器件的尺寸的方式。缩小晶体管器件尺寸允许增加将在单个半导体芯片上形成的晶体管器件的数量，而不会显著影响可用基板面。附图说明图1示出了通过常规技术形成的高K栅极电介质的截面视图。图2示出了根据本专利技术的实施例的通过利用牺牲性阻挡层的方法形成的高K栅极电介质的截面视图。图3A-3E示出了根据本专利技术的实施例的通过利用隔离层上的牺牲性阻挡层来形成高K栅极电介质的方法的截面视图和本文档来自技高网...

【技术保护点】
一种半导体器件，包括：半导体结构，其设置在半导体衬底上方；隔离侧壁，其设置在所述半导体结构旁边以及所述半导体衬底上方；高K电介质层，其直接设置在所述半导体结构的不止一侧上，并且不设置在所述隔离侧壁上。

【技术特征摘要】
【国外来华专利技术】1.一种半导体器件，包括：半导体结构，其设置在半导体衬底上方；隔离侧壁，其设置在所述半导体结构旁边以及所述半导体衬底上方；高K电介质层，其直接设置在所述半导体结构的不止一侧上，并且不设置在所述隔离侧壁上。2.根据权利要求1所述的半导体器件，还包括栅极电极，所述栅极电极设置在所述高K电介质层上和所述隔离侧壁的一部分上。3.根据权利要求2所述的半导体器件，还包括设置在所述栅极电极与所述隔离层之间的分子片断层。4.根据权利要求3所述的半导体器件，其中，所述分子片段层包括由磷、碳、氧、氮、硫、硅或氯原子的至少其中之一形成的悬空键。5.根据权利要求1所述的半导体器件，其中，所述半导体结构是从所述半导体衬底向上延伸的鳍状物。6.根据权利要求5所述的半导体器件，其中，所述不止一侧包括所述鳍状物的顶表面和所述鳍状物的每个侧壁的一部分。7.根据权利要求1所述的半导体器件，还包括直接设置在所述半导体衬底的顶部上的浅沟槽隔离(STI)。8.根据权利要求7所述的半导体器件，其中，所述高K电介质层包括紧邻地设置在所述STI上方的锥形或圆形端部，所述高K电介质层不接触所述STI。9.根据权利要求7所述的半导体器件，其中，所述高K电介质层也设置在所述STI上。10.根据权利要求9所述的半导体器件，其中，所述高K电介质层包括邻近所述隔离侧壁设置的锥形或圆形端部，所述高K电介质层不接触所述隔离侧壁。11.一种形成半导体器件的方法，包括：提供设置在半导体衬底上方的半导体结构，所述半导体结构设置在隔离侧壁旁边；至少在所述隔离侧壁上沉积牺牲性阻挡层，暴露所述半导体结构；在所述半导体结构上沉积高K电介质层；以及去除所述牺牲性阻挡层。12.根据权利要求11所述的方法，其中，所述牺牲性阻挡层是自组装的单层(SAM)。13.根据权利要求12所述的方法，其中，所述SAM由能够阻挡在所述隔离侧壁上形成所述高K电介质层的分子形成。14.根据...

【专利技术属性】
技术研发人员：G·克洛斯特，S·B·克伦德宁，R·胡拉尼，S·S·廖，P·E·罗梅罗，F·格瑟特莱恩，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US