一种高雪崩耐量的超结DMOS器件制造技术

本发明专利技术涉及功率半导体器件技术领域，具体涉及到一种高雪崩耐量的超结DMOS器件。本发明专利技术提供一种高雪崩耐量的超结DMOS器件，在现有超结DMOS器件中，通过改变超结结构第一导电类型掺杂柱区的掺杂浓度来固定超结DMOS器件的雪崩击穿点，具体的为降低超结结构第一导电类型掺杂柱区上部的掺杂浓度，使第二导电类型半导体体区附近的电场降低，并且降低超结结构第一导电类型掺杂柱下部的掺杂浓度，使第二导电类型掺杂柱区底部的电场增加。最终使得雪崩击穿电流路径避开寄生BJT的基区电阻，在超结DMOS器件发生雪崩击穿时，有效避免寄生三极管的开启，从而提高超结DMOS器件在非箝位电感负载应用中的可靠性(即抗UIS失效能力)。

A high avalanche tolerant super junction DMOS device

The invention relates to the technical field of power semiconductor devices, in particular to a high avalanche tolerance super junction DMOS device. The invention provides a super junction DMOS avalanche devices with high tolerance, in the existing super junction DMOS device, avalanche breakdown point fixed super junction DMOS device by changing the doping concentration of the super junction structure of the first conductivity type doped region of the column, concrete to reduce the super junction structure of the first conductivity type impurity doping concentration column the upper part of the electric field near the second conductive type semiconductor body region decreases, and reduce the super junction doping concentration of the lower part of the structure of the first conductivity type doped column, the electric field at the bottom of the second conductivity type doped column increased. Base resistance makes the final avalanche breakdown current path avoiding parasitic BJT, avalanche breakdown occurred in the super junction DMOS device, effectively avoid turn on the parasitic transistor, thereby improving the reliability of super junction DMOS load device used in the non clamping inductance (anti UIS failure).

【技术实现步骤摘要】
一种高雪崩耐量的超结DMOS器件
本专利技术属于半导体功率器件
，涉及一种高雪崩耐量的超结DMOS器件。
技术介绍
超结(SuperJunction，缩写为SJ)MOSFET打破了常规功率DMOS的“硅极限”，具有导通电阻小、开关损耗低等特点，可广泛应用于工业控制系统、汽车电子、消费类电子产品、家用电器以及航空航天等领域，是目前应用广泛的新型功率器件。解决超结DMOS在系统应用中的可靠性问题，是实现其大规模应用的前提条件。非箝位感性负载下的开关过程(UnclampedInductiveSwitching，UIS)通常被认为是功率DMOS在系统应用中所能遭遇的最极端电应力情况。因为在回路导通时存储在电感中的能量必须在关断瞬间全部由功率器件释放，同时施加于功率器件的高电压和大电流极易造成器件失效。特别是在高频开关和汽车电子等特殊工作环境下，UIS过程中由于雪崩耐量低导致的器件失效已成为功率DMOS最主要的安全杀手，这种失效带来的损伤通常也是不可修复的。因此，雪崩耐量通常是衡量功率器件可靠性的重要指标。对于功率器件的UIS失效机理的研究，一直是功率器件可靠性研究中的热点问题。雪崩耐量本文档来自技高网...

【技术保护点】
一种高雪崩耐量的超结DMOS器件，包括金属化漏电极(1)、第一导电类型半导体掺杂衬底(2)、第一导电类型掺杂柱区(3)、第二导电类型半导体掺杂柱区(6)、多晶硅栅电极(10)、栅介质层(11)、金属化源极(12)；金属化漏电极(1)位于第一导电类型半导体掺杂衬底(2)下表面；第一导电类型掺杂柱区(3)和第二导电类型半导体掺杂柱区(6)位于第一导电类型半导体掺杂衬底(2)上表面；第二导电类型半导体掺杂柱区(6)位于第一导电类型掺杂柱区(3)两侧；第二导电类型半导体掺杂柱区(6)顶部具有第二导电类型半导体体区(7)；第二导电类型半导体体区(7)上层具有相互独立的第一导电类型半导体掺杂源区(8)和第...

【技术特征摘要】
1.一种高雪崩耐量的超结DMOS器件，包括金属化漏电极(1)、第一导电类型半导体掺杂衬底(2)、第一导电类型掺杂柱区(3)、第二导电类型半导体掺杂柱区(6)、多晶硅栅电极(10)、栅介质层(11)、金属化源极(12)；金属化漏电极(1)位于第一导电类型半导体掺杂衬底(2)下表面；第一导电类型掺杂柱区(3)和第二导电类型半导体掺杂柱区(6)位于第一导电类型半导体掺杂衬底(2)上表面；第二导电类型半导体掺杂柱区(6)位于第一导电类型掺杂柱区(3)两侧；第二导电类型半导体掺杂柱区(6)顶部具有第二导电类型半导体体区(7)；第二导电类型半导体体区(7)上层具有相互独立的第一导电类型半导体掺杂源区(8)和第二导电类型半导体掺杂接触区(9)，其中第一导电类型半导体掺杂源区(8)位于靠近第一导电类型掺杂柱区(3)的一侧；所述多晶硅栅电极(10)位于第二导电类型半导体体区(7)上表面，并与第二导电类型半导体体区(7)之间通过栅介质层(11)相绝...

【专利技术属性】
技术研发人员：任敏，罗蕾，谢驰，林育赐，李佳驹，李泽宏，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川,51