用于MOS的自适应本体偏置的动态阈值发生器制造技术

本发明专利技术涉及用于MOS的自适应本体偏置的动态阈值发生器，具体涉及一种电子设备，该电子设备包括一个具有本体的晶体管和一个本体偏置电路。该本体偏置电路包括用于估计该晶体管的阈值电压的一个阈值估计电路和用于将该晶体管的该阈值电压与一个参考阈值电压进行比较并基于此产生一个比较信号的一个比较电路。一个偏置调整电路根据该比较信号产生对该晶体管的本体进行偏置的一个本体偏置电压，该本体偏置电压是当其被施加于该晶体管的本体上时将其阈值电压调整为等于该参考阈值电压的一个电压。

Adaptive ontology bias dynamic threshold generator for MOS

The invention relates to an adaptive body bias dynamic threshold generator for MOS, in particular to an electronic device comprising a transistor with an ontology and a body bias circuit. The body bias circuit includes a circuit and for the estimation of the threshold voltage of the transistor and a reference threshold voltage and compared based on this to generate a comparison signal of a comparison circuit to estimate a threshold voltage of the transistor. An offset adjustment circuit according to a body bias voltage of the transistor bias on the part of the signal, the body bias voltage when it is applied to the transistor body when the threshold voltage is adjusted to a voltage equal to the reference threshold voltage.

【技术实现步骤摘要】
用于MOS的自适应本体偏置的动态阈值发生器
本披露涉及MOS
，并且更具体地涉及CMOS晶体管的本体的自适应偏置。
技术介绍
集成电路对晶体管进行密集封装的发展是令人期望的。允许在集成电路(IC)中将晶体管紧密封装在一起的已成熟的一项技术是深亚微米技术。然而，即使在同一晶片上使用相同的制造工艺制造的不同的集成电路(IC)的性能各不相同。在一些场景下，在同一IC上的MOS晶体管的阈值可能更高，这导致了针对该IC的最大稳定工作频率的下降以及更低的漏电流。在其他场景下，在同一IC上的MOS晶体管的阈值可能更低，这导致了针对该芯片的最大稳定工作频率的上升，代价是产生更高的漏电流。通过对MOS晶体管的本体进行固定偏置，可以设置其阈值，由此可能允许调节IC的工作频率与漏电流的大小之间的平衡。尽管这是一项有用的技术，在一些场景下，进一步地控制MOS晶体管的阈值会是令人期望的。因而，用于对MOS晶体管的本体进行偏置的技术的进一步发展是需要的。
技术实现思路
提供该概述以引入对以下进一步描述的在详细描述中的概念的选择。该概述并非旨在指明所要求保护的主题的关键或重要特征，也并非旨在用作限制所要求保护的主题的范围的辅助手段。在此披露的一种电子设备包括具有本体的晶体管和本体偏置电路。本体偏置电路包括被配置成用于估计晶体管的阈值电压的阈值估计电路、和被配置成用于将晶体管的阈值电压与参考阈值电压进行比较并基于此产生比较信号的比较电路。本体偏置电路还包括偏置调整电路，该偏置调整电路被配置成用于根据比较信号产生对晶体管的本体进行偏置的本体偏置电压，本体偏置电压是当其被施加于晶体管的本体上时将其阈值电压调整为等于参考阈值电压的电压。电子设备可以包括附加晶体管和附加本体偏置电路。附加本体偏置电路可以包括被配置成用于估计附加晶体管的阈值电压的附加阈值估计电路、和被配置成用于将附加晶体管的阈值电压与附加参考阈值电压进行比较并基于此产生附加比较信号的附加比较电路。附加偏置调整电路可以被配置成用于根据附加比较信号产生附加对附加晶体管的本体进行偏置的本体偏置电压，附加本体偏置电压是当其被施加于附加晶体管的本体上时将其阈值电压调整为等于附加参考电压的电压。偏置调整电路可以响应于指示阈值电压大于参考阈值电压的比较信号对晶体管的本体进行正向偏置。晶体管可以是具有源极和本体的PMOS晶体管，并且偏置调整电路可以通过将本体偏置电压设置成小于在PMOS晶体管的源极处的电压从而对PMOS晶体管的本体进行正向偏置。晶体管可以是具有源极和本体的NMOS晶体管，并且偏置调整电路可以通过将本体偏置电压设置成高于在源极处的电压从而对NMOS晶体管的本体进行正向偏置。偏置调整电路可以响应于指示阈值电压小于参考阈值电压的比较信号对晶体管的本体进行反向偏置。晶体管可以是具有源极和本体的PMOS晶体管，并且偏置调整电路可以通过将本体偏置电压设置成高于在源极处的电压从而对PMOS晶体管的本体进行反向偏置。该至少一个MOS晶体管可以是NMOS晶体管，并且偏置调整电路可以通过将本体偏置电压设置成小于在源极处的电压从而对本体进行反向偏置。电子设备可以包括具有本体的附加晶体管和被配置成用于估计附加晶体管的阈值电压的附加阈值估计电路。比较电路可以被配置成用于将附加晶体管的阈值电压与附加参考阈值电压进行比较并基于此产生附加比较信号。偏置调整电路还可以被配置成用于根据附加比较信号产生对附加晶体管的本体进行偏置的附加本体偏置电压，附加本体偏置电压是当其被施加于附加晶体管的本体上时将其阈值电压调整为等于附加参考电压的电压。偏置调整电路可以产生本体偏置电压和附加本体偏置电压，这样使得晶体管的阈值电压和附加晶体管的阈值电压相等。偏置调整电路可以产生本体偏置电压和附加本体偏置电压，这样使得晶体管的阈值电压和附加晶体管的阈值电压不相等。阈值估计电路可以包括副本电路和采样保持电路，该副本电路被配置成用于接收本体偏置电压作为反馈并产生副本晶体管的栅源电压的副本，该采样保持电路被配置成用于存储响应于第一和第二时钟以及第一和第二参考电流的晶体管的栅源电压的副本从而获得第一和第二副本栅源电压。积分电路可以被配置成用于对第一副本栅源电压和第二副本栅源电压之差求积分从而产生晶体管的估计阈值电压。晶体管可以是PMOS晶体管，并且副本电路可以包括第一副本PMOS晶体管，第一副本PMOS晶体管具有耦接到第一电源电压的源极、耦接到第一节点的漏极、耦接到第二节点的栅极、以及耦合以接收本体偏置电压的本体。第二PMOS晶体管可以具有耦接到第二节点的漏极、耦接到第一节点的源极、和栅极。第一放大器可以具有耦接到第一节点的反相端子、耦接到第一电压的非反相端子、以及耦接到第二PMOS晶体管的栅极的输出端。第一和第二开关可以耦接到第二节点，第一开关由第一时钟控制，第二开关由第二时钟控制。第二电流源可以耦接到第一开关和接地之间，并且第一电流源可以耦接到第二开关和接地之间。PMOS晶体管的栅源电压变化的副本可以因此在第二节点处被反映。采样保持电路可以包括具有耦接到第二节点的输入端和耦接到第三节点的输出端的缓冲器、和耦接到第三节点和第四节点之间的第四开关，该第四开关被配置成在第二时钟下闭合。第三开关可以耦接到第四节点和第一电压与第一电源电压总和的一半之间，该第三开关被配置成在第一时钟下闭合。第二电容器可以耦接到第四节点和第五节点之间，并且第一电容器可以耦接到第三节点和第五节点之间。第五开关可以耦接到第五节点和接地之间，该第五开关被配置成在第一时钟下闭合。第六开关可以耦接到第五节点和第六节点之间，该第六开关被配置成在第二时钟下闭合。晶体管可以是NMOS晶体管，并且副本电路可以包括第一副本NMOS晶体管，该第一副本NMOS晶体管具有耦接到接地的源极、耦接到第一节点的漏极、耦接到第二节点的栅极、以及耦合以接收本体偏置电压的本体。第二NMOS晶体管可以具有耦接到第一节点的源极、耦接到第二节点的漏极、和栅极。第一放大器可以具有耦接到第一电压的非反相端子、耦接到第一节点的反相端子、以及耦接到第二NMOS晶体管的栅极的输出端。第一和第二开关可以耦接到第二节点，第一开关由第一时钟控制，第二开关由第二时钟控制。第一电流源可以耦接到第一电源电压和第二开关之间，并且第二电流源可以耦接到第一电源电压和第一开关之间。NMOS晶体管的栅源电压变化的副本可以在第二节点处被反映。采样保持电路可以包括具有耦接到第二节点的输入端和耦接到第三节点的输出端的缓冲器、和耦接到第三节点和第四节点之间的第三开关，该第三开关被配置成在第一时钟下闭合。第四开关可以耦接到第四节点和第一电压的一半之间，该第四开关被配置成在第二时钟下闭合。第二电容器可以耦接到第四节点和第五节点之间，并且第一电容器可以耦接到第三节点和第五节点之间。第五开关可以耦接到第五节点和接地之间，该第五开关被配置成在第一时钟下闭合，并且第六开关可以耦接到第五节点和第六节点之间，该第六开关被配置成在第二时钟下闭合。积分电路可以包括第二放大器，该第二放大器具有耦接到第六节点的反相端子、耦接到接地的非反相端子、以及耦接到第七节点的输出端。第三电容器可以耦接到第六节点和第七节点之间，并且第七开关可以耦接到第六节点和第本文档来自技高网...

【技术保护点】
一种电子设备，包括：具有一个本体的一个晶体管；一个本体偏置电路，包括：一个阈值估计电路，该阈值估计电路被配置成用于估计该晶体管的一个阈值电压，一个比较电路，该比较电路被配置成用于将该晶体管的该阈值电压与一个参考阈值电压进行比较并基于此产生一个比较信号；一个偏置调整电路，该偏置调整电路被配置成用于根据该比较信号产生一个对该晶体管的该本体进行偏置的本体偏置电压，该本体偏置电压是当其被施加于该晶体管的该本体上时将其阈值电压调整为等于该参考阈值电压的一个电压。

【技术特征摘要】
1.一种电子设备，包括：具有一个本体的一个晶体管；一个本体偏置电路，包括：一个阈值估计电路，该阈值估计电路被配置成用于估计该晶体管的一个阈值电压，一个比较电路，该比较电路被配置成用于将该晶体管的该阈值电压与一个参考阈值电压进行比较并基于此产生一个比较信号；一个偏置调整电路，该偏置调整电路被配置成用于根据该比较信号产生一个对该晶体管的该本体进行偏置的本体偏置电压，该本体偏置电压是当其被施加于该晶体管的该本体上时将其阈值电压调整为等于该参考阈值电压的一个电压。2.如权利要求1所述的电子设备，其中，该偏置调整电路响应于指示该阈值电压大于该参考阈值电压的该比较信号对该晶体管的该本体进行正向偏置。3.如权利要求2所述的电子设备，其中，该晶体管包括具有一个源极和一个本体的一个PMOS晶体管；并且其中，该偏置调整电路通过将该本体偏置电压设置成小于在该PMOS晶体管的该源极处的一个电压从而对该PMOS晶体管的该本体进行正向偏置。4.如权利要求2所述的电子设备，其中，该晶体管包括具有一个源极和一个本体的一个NMOS晶体管；并且其中，该偏置调整电路通过将该本体偏置电压设置成高于在该源极处的一个电压从而对该NMOS晶体管的该本体进行正向偏置。5.如权利要求1所述的电子设备，其中，该偏置调整电路响应于指示该阈值电压小于该参考阈值电压的该比较信号对该晶体管的该本体进行反向偏置。6.如权利要求5所述的电子设备，其中，该晶体管包括具有一个源极和一个本体的一个PMOS晶体管；并且其中，该偏置调整电路通过将该本体偏置电压设置成高于在该源极处的一个电压从而对该PMOS晶体管的该本体进行反向偏置。7.如权利要求5所述的电子设备，其中，该至少一个MOS晶体管包括一个NMOS晶体管；并且其中，该偏置调整电路通过将该本体偏置电压设置成小于在该源极处的一个电压从而对该本体进行反向偏置。8.如权利要求1所述的电子设备，该电子设备进一步包括具有一个本体的一个附加晶体管、以及被配置成用于估计该附加晶体管的一个阈值电压的一个附加阈值估计电路；其中，该比较电路被配置成用于将该附加晶体管的该阈值电压与一个附加参考阈值电压进行比较并基于此产生一个附加比较信号；并且其中，该偏置调整电路还被配置成用于根据该附加比较信号产生对该附加晶体管的该本体进行偏置的一个附加本体偏置电压，该附加本体偏置电压是当其被施加于该附加晶体管的该本体上时将其阈值电压调整为等于该附加参考阈值电压的一个电压。9.如权利要求8所述的电子设备，其中，该偏置调整电路产生该本体偏置电压和该附加本体偏置电压，这样使得该晶体管和该附加晶体管的阈值电压相等。10.如权利要求8所述的电子设备，其中，该偏置调整电路产生该本体偏置电压和该附加本体偏置电压，这样使得该晶体管和该附加晶体管的阈值电压不相等。11.如权利要求1所述的电子设备，其中，该阈值估计电路包括：一个副本电路，该副本电路被配置成用于接收该本体偏置电压作为反馈并产生该晶体管的一个栅源电压的一个副本；一个采样保持电路，该采样保持电路被配置成用于存储响应于第一和第二时钟以及第一和第二参考电流的该晶体管的该栅源电压的该副本从而获得第一和第二副本栅源电压；以及一个积分电路，该积分电路被配置成用于对该第一副本栅源电压和该第二副本栅源电压之差求积分从而产生该晶体管的估计阈值电压。12.如权利要求11所述的电子设备，其中，该晶体管包括一个PMOS晶体管；并且其中，该副本电路包括：一个第一副本PMOS晶体管，该第一副本PMOS晶体管具有耦接到一个第一电源电压的一个源极、耦接到一个第一节点的一个漏极、耦接到一个第二节点的一个栅极、以及耦合以接收该本体偏置电压的一个本体；一个第二PMOS晶体管，该第二PMOS晶体管具有耦接到该第一节点的一个源极、耦接到该第二节点的一个漏极、以及一个栅极；一个第一放大器，该第一放大器具有耦接到该第一节点的一个反相端子、耦接到一个第一电压的一个非反相端子、以及耦接到该第二PMOS晶体管的该栅极的一个输出端；耦接到该第二节点的第一和第二开关，该第一开关由该第一时钟控制，该第二开关由该第二时钟控制；耦接到该第一开关和接地之间的一个第二电流源；以及耦接到该第二开关和接地之间的一个第一电流源；其中，该PMOS晶体管的该栅源电压变化的副本在该第二节点处被反映。13.如权利要求12所述的电子设备，其中，该采样保持电路包括：具有耦接到该第二节点的一个输入端和耦接到一个第三节点的一个输出端的一个缓冲器；耦接到该第三节点和一个第四节点之间的一个第四开关，该第四开关被配置成在该第二时钟下闭合；耦接到该第四节点和该第一电压与该第一电源电压总和的一半之间的一个第三开关，该第三开关被配置成在该第一时钟下闭合；耦接到该第四节点和一个第五节点之间的一个第二电容器；耦接到该第三节点和该第五节点之间的一个第一电容器；耦接到该第五节点和接地之间的一个第五开关，该第五开关被配置成在该第一时钟下闭合；以及耦接到该第五节点和一个第六节点之间的一个第六开关，该第六开关被...

【专利技术属性】
技术研发人员：陈敏，刘文，
申请(专利权)人：意法半导体研发深圳有限公司，
类型：发明
国别省市：广东,44