一种高速低失调动态比较器制造技术

一种高速低失调动态比较器，包括动态差分比较电路、比较器校准电路、时钟控制电路、第一开关、第二开关、第三开关、第四开关及第五开关，其中，所述时钟控制电路具有时钟输入端、第一时钟输出端及第二时钟输出端；所述动态差分比较电路具有时钟输入端、同相输入端、反相输入端、同相补偿控制输入端、反相补偿控制输入端、同相输出端及反相输出端；所述比较器校准电路具有时钟输入端、复位使能输入端、同相补偿输出端、反相补偿输出端、同相输入端及反相输入端。本发明专利技术的高速低失调动态比较器能够减小比较器失调电压的影响，十分适用于高速接收器的失调校准。

High speed low offset dynamic comparator

A high speed low offset dynamic comparator, including dynamic differential comparison circuit, comparator circuit, clock calibration control circuit, the first and the second switch, the third switch and fourth switch and five switch, wherein the clock control circuit has a clock input terminal, a first clock output and two clock output; the dynamic difference comparison circuit has a clock input, a non inverting input terminal, the inverting input terminal, in-phase compensation control input, inverse compensation control input, output and phase inverting output; the comparator calibration circuit has a clock input, reset enable input, output and inverting in-phase compensation compensation output, noninverting input the inverting input end and. The high speed low offset dynamic comparator of the invention can reduce the influence of the comparator offset voltage, and is very suitable for the misalignment calibration of the high-speed receiver.

【技术实现步骤摘要】

本专利技术涉及一种动态比较器，尤其涉及一种适用于高速接收器的高速低失调动态比较器。
技术介绍
随着信息技术的进一步发展，数据传输量大幅增加，传输速度不断提高，高速接收器的设计显得日益重要。比较器作为高速接收器组成的关键模块，其速度、精度以及功耗等性能指标对整个接收器都有着很大影响。一般的高速比较器都是采用动态锁存比较器结构以满足速度的要求，但是通常这类动态比较器都存在很大的失调电压，严重制约了动态比较器的精度，限制了动态比较器在高速接收器中的应用。适用于高速接收器的失调校准成为亟待解决的问题，因而，提出一种高速低失调动态比较器，减小比较器失调电压的影响。
技术实现思路
为了解决现有技术存在的不足，本专利技术的目的在于提供一种高速低失调动态比较器，能够减小比较器失调电压的影响，适用于高速接收器的失调校准。为实现上述目的，本专利技术提供的高速低失调动态比较器，包括：动态差分比较电路、比较器校准电路、时钟控制电路、第一开关、第二开关、第三开关、第四开关及第五开关，其中，所述时钟控制电路具有时钟输入端、第一时钟输出端及第二时钟输出端；所述动态差分比较电路具有时钟输入端、同相输入端、反相输入端、同相补偿控制输入端、反相补偿控制输入端、同相输出端及反相输出端；所述比较器校准电路具有时钟输入端、复位使能输入端、同相补偿输出端、反相补偿输出端、同相输入端及反相输入端；所述时钟控制电路的所述时钟输入端接收外部输入的时钟信号；所述时钟控制电路的所述第一时钟输出端提供时钟控制信号给所述动态差分比较电路的所述时钟输入端；所述时钟控制电路的所述第二时钟输出端提供时钟控制信号给所述比较器校准电路的所述时钟输入端；所述动态差分比较电路的所述同相输入端分别通过所述第一开关、所述第三开关接收外部输入的同相输入信号及共模信号；所述动态差分比较电路的所述反相输入端分别通过所述第二开关、所述第四开关接收外部输入的反相输入信号及共模信号；所述动态差分比较电路的所述同相补偿控制输入端、所述反相补偿控制输入端分别接收所述比较器校准电路的所述同相补偿输出端及所述反相补偿输出端提供的同相补偿控制信号及反相补偿控制信号；所述动态差分比较电路的所述同相输出端、所述反相输出端分别输出同相输出信号及反相输出信号；所述比较器校准电路的所述复位使能输入端接收外部输入的复位使能信号；所述比较器校准电路的所述同相输入端、所述反相输入端分别接收所述动态差分比较电路的所述同相输出端及所述反相输出端输出的同相输出信号及反相输出信号；所述第五开关的两端分别连接所述动态差分比较电路的所述同相输入端及所述反相输入端。进一步地，所述动态差分比较电路包括：依次串联连接的第一反相器、第二反相器及第三反相器，其中，所述第一反相器的输入端作为所述动态差分比较电路的所述时钟输入端，并且输出端输出信号给所述第二反相器，所述第二反相器输出信号给所述第三反相器。进一步地，所述动态差分比较电路还包括：第一晶体管、第二晶体管、第三晶体管、第九晶体管、第十五晶体管及第十六晶体管，及与所述第三晶体管相并联的第一多组晶体管组，及与所述第九晶体管相并联的第二多组晶体管组，其中，所述第一晶体管、所述第三晶体管、所述第一多组晶体管组的源极，及所述第十五晶体管的漏极相连接；所述第二晶体管、所述第九晶体管、所述第二多组晶体管组的源极，及所述第十六晶体管的漏极相连接；所述第十五晶体管、所述第十六晶体管的栅极相连接，并受控于所述第三反相器的输出信号；所述第十五晶体管及所述第十六晶体管的源极接地；所述第一晶体管、所述第三晶体管、所述第一多组晶体管组的漏极连接于第一点；所述第二晶体管、所述第九晶体管、所述第二多组晶体管组的漏极连接于第二点；所述第三晶体管、所述第一多组晶体管组中每组晶体管组的栅极分别接收所述比较器校准电路输出的同相补偿控制信号；所述第九晶体管、所述第二多组晶体管组中每组晶体管组的栅极分别接收所述比较器校准电路输出的反相补偿控制信号；所述第一晶体管、所述第二晶体管的栅极分别作为所述动态差分比较电路的所述同相输入端及所述反相输入端。进一步地，所述第一多组晶体管组及所述第二多组晶体管组中晶体管组的组数相同。进一步地，所述第一多组晶体管组中每组晶体管组的数量均为2N，并且递增，其中，N为正整数；所述第二多组晶体管组中每组晶体管组的数量均为2N，并且递增，其中，N为正整数。进一步地，所述动态差分比较电路还包括：第十七晶体管、第十八晶体管、第十九晶体管、第二十晶体管、第二十一晶体管、第二十二晶体管及第二十三晶体管，其中，所述第十八晶体管、所述第二十晶体管及所述第二十一晶体管的漏极，及所述第十九晶体管及所述第二十二晶体管的栅极，相连接于所述第一点；所述第十八晶体管及所述第二十一晶体管的栅极，及所述第十九晶体管、所述第二十二晶体管及所述第二十三晶体管的漏极，相连接于所述第二点；所述第十七晶体管的漏极及所述第十八晶体管、所述第十九晶体管的源极相连接；所述第十七晶体管、所述第二十晶体管及所述第二十三晶体管的栅极接收所述第二反相器的输出信号；所述第十七晶体管的源极接地；所述第二十晶体管、所述第二十一晶体管、所述第二十二晶体管及所述第二十三晶体管的源极分别连接电源。进一步地，所述动态差分比较电路还包括：第二十四晶体管、第二十五晶体管、串联连接的第四反相器及第五反相器、及串联连接的第六反相器及第七反相器，其中，所述第四反相器、所述第五反相器的连接点与所述第二十五晶体管的漏极相连接；所述第六反相器、所述第七反相器的连接点与所述第二十四晶体管的漏极相连接；所述第四反相器、所述第六反相器的输入端分别连接于所述第二点及所述第一点；所述第五反相器、所述第七反相器的输出端分别作为所述动态差分比较电路的所述同相输出端及所述反相输出端；所述第二十四晶体管、所述第二十五晶体管的栅极分别接收所述第一反相器的输出信号；所述第二十四晶体管、所述第二十五晶体管的源极分别接地。本专利技术的高速低失调动态比较器适用于高速接收器，通过增加基于数字代码实现的比较器校准电路，控制动态差分比较电路的输入端，补偿动态差分比较器的失调误差，大幅度地减小了动态差分比较器失调电压的影响。本专利技术的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本专利技术而了解。附图说明附图用来提供对本专利技术的进一步理解，并且构成说明书的一部分，并与本专利技术的实施例一起，用于解释本专利技术，并不构成对本专利技术的限制。在附图中：图1为根据本专利技术的高速低失调动态比较器的原理图；图2为根据本专利技术的动态差分比较电路的时钟电路的原理图；图3为根据本专利技术的动态差分比较电路的输入电路的原理图；图4为根据本专利技术的动态差分比较电路的锁存电路的原理图；图5为根据本专利技术的动态差分比较电路的输出电路的原理图。具体实施方式以下结合附图对本专利技术的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本专利技术，并不用于限定本专利技术。图1为根据本专利技术的高速低失调动态比较器的原理图，下面参考图1，对本专利技术的高速低失调动态比较器进行详细描述。本专利技术的高速低失调动态比较器能够减小比较器失调电压的影响，十分适用于高速接收器的失调校准。本专利技术的高速低失调动态比较器，包括动态差分比较电路101、比较器校准电路1本文档来自技高网...

【技术保护点】
一种高速低失调动态比较器，其特征在于，包括：动态差分比较电路、比较器校准电路、时钟控制电路、第一开关、第二开关、第三开关、第四开关及第五开关，其中，所述时钟控制电路具有时钟输入端、第一时钟输出端及第二时钟输出端；所述动态差分比较电路具有时钟输入端、同相输入端、反相输入端、同相补偿控制输入端、反相补偿控制输入端、同相输出端及反相输出端；所述比较器校准电路具有时钟输入端、复位使能输入端、同相补偿输出端、反相补偿输出端、同相输入端及反相输入端；所述时钟控制电路的所述时钟输入端接收外部输入的时钟信号；所述时钟控制电路的所述第一时钟输出端提供时钟控制信号给所述动态差分比较电路的所述时钟输入端；所述时钟控制电路的所述第二时钟输出端提供时钟控制信号给所述比较器校准电路的所述时钟输入端；所述动态差分比较电路的所述同相输入端分别通过所述第一开关、所述第三开关接收外部输入的同相输入信号及共模信号；所述动态差分比较电路的所述反相输入端分别通过所述第二开关、所述第四开关接收外部输入的反相输入信号及共模信号；所述动态差分比较电路的所述同相补偿控制输入端、所述反相补偿控制输入端分别接收所述比较器校准电路的所述同相补偿输出端及所述反相补偿输出端提供的同相补偿控制信号及反相补偿控制信号；所述动态差分比较电路的所述同相输出端、所述反相输出端分别输出同相输出信号及反相输出信号；所述比较器校准电路的所述复位使能输入端接收外部输入的复位使能信号；所述比较器校准电路的所述同相输入端、所述反相输入端分别接收所述动态差分比较电路的所述同相输出端及所述反相输出端输出的同相输出信号及反相输出信号；所述第五开关的两端分别连接所述动态差分比较电路的所述同相输入端及所述反相输入端。...

【技术特征摘要】
1.一种高速低失调动态比较器，其特征在于，包括：动态差分比较电路、比较器校准电路、时钟控制电路、第一开关、第二开关、第三开关、第四开关及第五开关，其中，所述时钟控制电路具有时钟输入端、第一时钟输出端及第二时钟输出端；所述动态差分比较电路具有时钟输入端、同相输入端、反相输入端、同相补偿控制输入端、反相补偿控制输入端、同相输出端及反相输出端；所述比较器校准电路具有时钟输入端、复位使能输入端、同相补偿输出端、反相补偿输出端、同相输入端及反相输入端；所述时钟控制电路的所述时钟输入端接收外部输入的时钟信号；所述时钟控制电路的所述第一时钟输出端提供时钟控制信号给所述动态差分比较电路的所述时钟输入端；所述时钟控制电路的所述第二时钟输出端提供时钟控制信号给所述比较器校准电路的所述时钟输入端；所述动态差分比较电路的所述同相输入端分别通过所述第一开关、所述第三开关接收外部输入的同相输入信号及共模信号；所述动态差分比较电路的所述反相输入端分别通过所述第二开关、所述第四开关接收外部输入的反相输入信号及共模信号；所述动态差分比较电路的所述同相补偿控制输入端、所述反相补偿控制输入端分别接收所述比较器校准电路的所述同相补偿输出端及所述反相补偿输出端提供的同相补偿控制信号及反相补偿控制信号；所述动态差分比较电路的所述同相输出端、所述反相输出端分别输出同相输出信号及反相输出信号；所述比较器校准电路的所述复位使能输入端接收外部输入的复位使能信号；所述比较器校准电路的所述同相输入端、所述反相输入端分别接收所述动态差分比较电路的所述同相输出端及所述反相输出端输出的同相输出信号及反相输出信号；所述第五开关的两端分别连接所述动态差分比较电路的所述同相输入端及所述反相输入端。2.根据权利要求1所述高速低失调动态比较器，其特征在于，所述动态差分比较电路包括：依次串联连接的第一反相器、第二反相器及第三反相器，其中，所述第一反相器的输入端作为所述动态差分比较电路的所述时钟输入端，并且输出端输出信号给所述第二反相器，所述第二反相器输出信号给所述第三反相器。3.根据权利要求2所述高速低失调动态比较器，其特征在于，所述动态差分比较电路还包括：第一晶体管、第二晶体管、第三晶体管、第九晶体管、第十五晶体管及第十六晶体管，及与所述第三晶体管相并联的第一多组晶体管组，及与所述第九晶体管相并联的第二多组晶体管组，其中，所述第一晶体管、所述第三晶体管、所述第一多组晶体管组的源极，及所述第十五晶体管的漏极相连接；所述第二晶体管、所述第九晶体管、所述第二多组晶体管组的源极，及所述第十六晶体管的漏极相连接；所述第十五晶体管、所述第十六晶体管的栅极相连接，并受控于所述...

【专利技术属性】
技术研发人员：关宇恒，赵喆，李雷，刘寅，
申请(专利权)人：北京华大九天软件有限公司，
类型：发明
国别省市：北京;11