用于自对准双重构图的方法及半导体器件的制造方法技术

本发明专利技术提供一种用于自对准双重构图的方法及半导体器件的制造方法，涉及半导体技术领域。该方法包括：提供半导体衬底，在所述半导体衬底上形成芯模材料层；对所述芯模材料层进行处理以使其致密化；图形化所述芯模材料层，以形成芯模；对所述芯模进行各向同性刻蚀；在所述芯模表面和侧壁上形成补偿层；在所述衬底的表面以及所述芯模的表面和侧壁上形成硬掩膜材料层；执行回蚀刻，以在所述芯模的侧壁上形成由所述硬掩膜材料层构成的侧墙；去除所述芯模。本发明专利技术的用于自对准双重构图的方法及半导体器件的制造方法，可以在自对准双重构图中芯模侧墙的低频粗糙度而无副作用，从而提高后续形成的半导体器件的性能以及良率。

Method for self-aligned double patterning and method for manufacturing semiconductor device

The invention provides a method for self aligning double patterning and a method for manufacturing a semiconductor device. The method includes: providing a semiconductor substrate, forming a core material layer on the semiconductor substrate; processing the core material layer to make the densification; patterning the core material layer to form a core mold; isotropic etching of the core layer in the form of compensation mode; the mandrel surface and the side wall; forming a hard mask material layer on the surface of the substrate and the surface and sides of the core wall; performing etch back, the mandrel on the side wall of the side wall is formed by the hard mask material layer; removing the mandrel. A method for method of fabricating self-aligned double patterning and semiconductor devices, can be in the low frequency self-aligned double patterning in the core mold side wall roughness and no side effects, so as to improve the performance of semiconductor devices and the subsequent formation of yield.

【技术实现步骤摘要】

本专利技术涉及半导体
，具体而言涉及一种用于自对准双重构图的方法及半导体器件的制造方法。
技术介绍
随着半导体器件尺寸不断缩小，光刻关键尺寸(CD)逐渐接近甚至超过了光学光刻的物理极限，由此给半导体制造技术尤其是光刻技术提出了更加严峻的挑战。而双重构图技术也适时而至，其基本思想是通过两次构图形成最终的目标图案，以获得单次构图所不能达到的光刻极限。双重构图技术目前主要包括下列三种：SADP(自对准双重构图)、LELE(光刻-蚀刻-光刻-蚀刻)DP和LLE(光刻-光刻-蚀刻)DP。在这三种技术中，LELEDP技术和LLEDP技术由于两次使用光刻胶，所以对光刻胶的线性度要求很高，并且因此也使得制造成本提高，以致其应用受到局限。而SADP技术由于仅单次使用光刻胶，并且能够突破CD的物理极限而使最小间距减小至CD的二分之一，因而尤其适用于制造CD在32nm以下的半导体器件。而基于芯模(mandrel)和侧墙(spacer)工艺的自对准双重图案成形技术有可能将集成电路的最小空间半周期推至更小的节点，近来受到了半导体产业界的广泛关注，其主要原理是：首先在预先形成的芯模图案两侧形成侧墙(spacer)，然后去除芯模图案，并将侧墙图案转移到目标材料层上，从而使单位面积内可形成的图案数量翻倍，即图案之间的最小间距(pitch)可减小至CD的二分之一。然而，随着集成电路的关键尺寸缩小，线宽粗糙度已经成为制造工艺的一个关键问题，其对于栅极的形成尤其重要。低频侧墙粗糙度已经被认为会导致SRAM良率降低，这是因为当集成电路的关键尺寸较小时，低频侧墙粗糙度会导致局部桥接(local-bridging)，从而引起亚阈特性恶化和阈值电压分布变形。鉴于上述原因，需要一种改进的自对准双重构图方法，期望该方法能够克服传统工艺的上述缺陷，并且能够容易与传统CMOS工艺兼容。
技术实现思路
针对现有技术的不足，本专利技术提出一种用于自对准双重构图的方法及半导体器件的制造方法，可以在自对准双重构图中改善芯模侧墙的低频粗糙度而无副作用，从而提高后续形成的半导体器件的性能以及良率。本专利技术的一个实施例提供一种用于自对准双重构图的方法，其包括：步骤S101，提供半导体衬底，在所述半导体衬底上形成芯模材料层；步骤S102，对所述芯模材料层进行处理以使其致密化；步骤S103，图形化所述芯模材料层，以形成芯模；步骤S104，对所述芯模进行各向同性刻蚀；步骤S105，在所述芯模表面和侧壁上形成补偿层；步骤S106，在所述衬底的表面以及所述芯模的表面和侧壁上形成硬掩膜材料层；步骤S107，执行回蚀刻，以在所述芯模的侧壁上形成由所述硬掩膜材料层构成的侧墙；步骤S108，去除所述芯模。进一步地，所述步骤S102包括：步骤S1021，对所述芯模材料层进行离子注入，以改善所述芯模材料层的表面粗糙度；步骤S1022，使用自适应耦合等离子体处理所述芯模材料层，以增加所述芯模材料层的硬度。进一步地，所述芯模材料层为非晶硅层。进一步地，在所述步骤S104中，通过化学干法刻蚀进行所述各向同性刻蚀。进一步地，所述步骤S103包括：步骤S1031，在所述芯模材料层上形成牺牲材料层；步骤S1032，图形化所述牺牲材料层；步骤S1033，以所述图形化的牺牲材料层为掩膜刻蚀所述芯模层，以将图形转移到所述芯模材料层上。进一步地，所述牺牲材料层为无定形碳。本专利技术的另一个实施例提供一种半导体器件的制造方法，其包括：提供衬底，在所述衬底上形成目标材料层和芯模材料层；使用本专利技术上述的用于自对准双重构图的方法形成第一硬掩膜层；以所述第一硬掩膜层为掩膜来执行后续工艺。进一步地，在所述目标材料层和所述芯模材料层之间形成有第二硬掩膜材料层、蚀刻停止层和界面层中的至少一种。进一步地，所述后续工艺为蚀刻工艺、离子注入工艺或选择性外延生长工艺。本专利技术的用于自对准双重构图的方法及半导体器件的制造方法，通过改善芯模材料的致密度，使其致密，难以在后续各向同性刻蚀中被氧化，因而可以通过各向同性刻蚀改善低频线宽粗糙度，并通过补偿损失的材料层，进一步提高关键尺寸一致性及改善低频线宽粗糙度，从而提高后续形成的半导体器件的性能以及良率。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中：图1示出了根据本专利技术一实施例的用于自对准双重构图的方法的一种流程图；图2A～图2G是示出了根据本专利技术一实施例的用用于自对准双重构图的方法中各个步骤的示意性剖面图；图3示出了根据本专利技术一实施例的半导体器件的制造方法的一种流程图；图4A～图4C示出了根据本专利技术一实施例半导体器件的制造方法中各个步骤的示意性剖面图。具体实施方式现在，将参照附图更详细地描述根据本专利技术的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本专利技术的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。应当理解的是，当元件被称作“连接”或“结合”到另一元件时，该元件可以直接连接或结合到另一元件，或者可以存在中间元件。不同的是，当元件被称作“直接连接”或“直接结合”到另一元件时，不存在中间元件。在全部附图中，相同的附图标记始终表示相同的元件。如在这里所使用的，术语“和/或”包括一个或多个相关所列项目的任意组合和所有组合。应当以相同的方式解释用于描述元件或层之间的关系的其他词语(例如，“在……之间”和“直接在……之间”、“与……相邻”和“与……直接相邻”、“在……上”和“直接在……上”等)。此外，还应当理解的是，尽管在这里可以使用术语“第一”、“第二”等来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应当受这些术语的限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因此，在不脱离根据本专利技术的示例性实施例的教导的情况下，以下所讨论的第一元件、组件、区域、层或部分也可以被称作第二元件、组件、区域、层或部分。为了便于描述，在这里可以使用空间相对术语，如“在……之下”、“在……之上”、“下面的”、“在……上方”、“上面的”等，用来描述如在图所示的一个元件或特征与其他元件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描绘的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他元件或特征下方”或“在其他元件或特征之下”的元件之后将被定位为“在其他元件或特征上方”或“在其他元件或特征之上”。因而，示例性术语“在……下方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述符做出相应解释。这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本专利技术的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括本文档来自技高网...

【技术保护点】
一种用于自对准双重构图的方法，其特征在于，包括下述步骤：步骤S101，提供半导体衬底，在所述半导体衬底上形成芯模材料层；步骤S102，对所述芯模材料层进行处理以使其致密化；步骤S103，图形化所述芯模材料层，以形成芯模；步骤S104，对所述芯模进行各向同性刻蚀；步骤S105，在所述芯模表面和侧壁上形成补偿层；步骤S106，在所述衬底的表面以及所述芯模的表面和侧壁上形成硬掩膜材料层；步骤S107，执行回蚀刻，以在所述芯模的侧壁上形成由所述硬掩膜材料层构成的侧墙；步骤S108，去除所述芯模。

【技术特征摘要】
1.一种用于自对准双重构图的方法，其特征在于，包括下述步骤：步骤S101，提供半导体衬底，在所述半导体衬底上形成芯模材料层；步骤S102，对所述芯模材料层进行处理以使其致密化；步骤S103，图形化所述芯模材料层，以形成芯模；步骤S104，对所述芯模进行各向同性刻蚀；步骤S105，在所述芯模表面和侧壁上形成补偿层；步骤S106，在所述衬底的表面以及所述芯模的表面和侧壁上形成硬掩膜材料层；步骤S107，执行回蚀刻，以在所述芯模的侧壁上形成由所述硬掩膜材料层构成的侧墙；步骤S108，去除所述芯模。2.如权利要求1所述的用于自对准双重构图的方法，其特征在于，所述步骤S102包括：步骤S1021，对所述芯模材料层进行离子注入，以改善所述芯模材料层的表面粗糙度；步骤S1022，使用自适应耦合等离子体处理所述芯模材料层，以增加所述芯模材料层的硬度。3.如权利要求1或2所述的用于自对准双重构图的方法，其特征在于，所述芯模材料层为非晶硅层。4.如权利要求1或2所述的用于自对准双重构图的方法，其特征在...

【专利技术属性】
技术研发人员：张海洋，王彦，肖芳元，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31