一种具有转换时间控制的MLVDS驱动电路制造技术

本发明专利技术公开了一种具有转换时间控制的MLVDS驱动电路，它包括输入数据缓冲电路、驱动级电路和输出级电路，输入数据缓冲电路对输入数据进行缓冲处理，产生极性相反的数据信号；驱动级电路通过组合逻辑对输入信号进行延时处理，产生四组用于控制输出级的CMOS信号，输出的信号控制后级开关，用于转换时间控制；输出级电路主要将数据信号转换成差分MLVDS信号输出，通过前级产生的多开关信号实现输出转换时间控制的功能，避免输出转换时间过快导致芯片电源噪声增加，提高噪音容限。

【技术实现步骤摘要】

本专利技术涉及一种具有转换时间控制的MLVDS驱动电路。
技术介绍
LVDS技术以低功耗、高传输速率和抗干扰性强等优点，逐渐成为通信技术中的热门技术之一。LVDS总线无法像RS-485总线一样，使多个网络节点互连在一起组成一个通讯网络，而RS-485总线技术的速度和功耗也限制了其在高速总线系统的应用，因此多点LVDS即MLVDS应运而生，并在2002年发布了MLVDS行业标准TIA/EIA-899。MLVDS驱动器需要满足系统带宽的最慢转换时间，具有在感兴趣的速率下，转换时间为单位时间间隔一半的驱动器，提高噪音容限。
技术实现思路
本专利技术的目的在于克服现有技术的不足，提供一种具有转换时间控制的MLVDS驱动电路，实现输出信号的上升与下降时间得到控制，提高噪音容限。本专利技术的目的是通过以下技术方案来实现的：它包括输入数据缓冲电路、驱动级电路和输出级电路，所述输入数据缓冲电路连接驱动级电路，用于对输入信号进行缓冲，产生极性相反的CMOS信号，所述驱动级电路连接输出级电路，用于产生控制输出级的多路具有相位延迟关系的控制信号，所述输出级电路输出端接有电阻，用于将输入信号转换为上升下降时间可控的MLVDS信号。所述驱动级电路包括驱动级P1电路、驱动级P2电路、驱动级N1电路和驱动级N1电路，P1和P2电路结构相同，N1和N2电路结构相同，P1与P2、N1与N2输出极性相反的CMOS信号，且P1与N1、P2与N2为具有相同时间间隔的CMOS信号，用于控制输出级开关管的关断或开启。所述输出级电路包括第一PMOS管组和第二PMOS管组、第一NMOS管组和第二NMOS管组；所述第一PMOS管组包括8个尺寸逐渐增大的PMOS管MP11～MP18，MP11～MP18的源极分别连接输出级OUTN，MP11～MP18的漏极分别接工作电源VDD，MP11～MP18的栅极分别连接对应驱动级P1产生的Vp11～Vp18的信号输出端；所述第二PMOS管组包括8个尺寸逐渐增大的PMOS管MP21～MP28，MP21～MP28的源极分别连接输出级OUTP，MP21～MP28的漏极分别接工作电源VDD，MP21～MP28的栅极分别连接对应驱动级P2产生的Vp21～Vp28的信号输出端；所述第一NMOS管组包括8个尺寸逐渐增大的NMOS管MN11～MN18，MN11～MN18的源极分别连接输出级OUTN，MN11～MN18的漏极分别接地，MN11～MN18的栅极分别连接对应驱动级N1产生的Vn11～Vn18的信号输出端；所述第二NMOS管组包括8个尺寸逐渐增大的NMOS管MN21～MN28，MN21～MN28的源极分别连接输出级OUTP，MN21～MN28的漏极分别接地，MN21～MN28的栅极分别连接对应驱动级N2产生的Vn21～Vn28的信号输出端。本专利技术的有益效果是：一种具有转换时间控制的MLVDS驱动电路，输入数据缓冲电路对输入数据进行缓冲处理，产生极性相反的数据信号；驱动级电路通过组合逻辑对输入信号进行延时处理，产生四组用于控制输出级的CMOS信号，输出的信号控制后级开关，用于转换时间控制；输出级电路主要将数据信号转换成差分MLVDS信号输出，通过前级产生的多开关信号实现输出转换时间控制的功能，避免输出转换时间过快导致芯片电源噪声增加，提高噪音容限。附图说明图1为本专利技术电路结构图；图2驱动级电路图；图3输出级电路图；图4驱动级P1、N1输出信号图；图5驱动级P2、N2输出信号图。具体实施方式下面结合附图进一步详细描述本专利技术的技术方案，但本专利技术的保护范围不局限于以下所述。如图1所示，一种具有转换时间控制的MLVDS驱动电路，它包括输入数据缓冲电路、驱动级电路和输出级电路，所述输入数据缓冲电路连接驱动级电路，用于对输入信号进行缓冲，产生极性相反的CMOS信号，所述驱动级电路连接输出级电路，用于产生控制输出级的多路具有相位延迟关系的控制信号，所述输出级电路输出端接有电阻，用于将输入信号转换为上升下降时间可控的MLVDS信号。所述驱动级电路包括驱动级P1电路、驱动级P2电路、驱动级N1电路和驱动级N1电路，P1和P2电路结构相同，N1和N2电路结构相同，P1与P2、N1与N2输出极性相反的CMOS信号，且P1与N1、P2与N2为具有相同时间间隔的CMOS信号，用于控制输出级开关管的关断或开启。所述输出级电路包括第一PMOS管组和第二PMOS管组、第一NMOS管组和第二NMOS管组；所述第一PMOS管组包括8个尺寸逐渐增大的PMOS管MP11～MP18，MP11～MP18的源极分别连接输出级OUTN，MP11～MP18的漏极分别接工作电源VDD，MP11～MP18的栅极分别连接对应驱动级P1产生的Vp11～Vp18的信号输出端；所述第二PMOS管组包括8个尺寸逐渐增大的PMOS管MP21～MP28，MP21～MP28的源极分别连接输出级OUTP，MP21～MP28的漏极分别接工作电源VDD，MP21～MP28的栅极分别连接对应驱动级P2产生的Vp21～Vp28的信号输出端；所述第一NMOS管组包括8个尺寸逐渐增大的NMOS管MN11～MN18，MN11～MN18的源极分别连接输出级OUTN，MN11～MN18的漏极分别接地，MN11～MN18的栅极分别连接对应驱动级N1产生的Vn11～Vn18的信号输出端；所述第二NMOS管组包括8个尺寸逐渐增大的NMOS管MN21～MN28，MN21～MN28的源极分别连接输出级OUTP，MN21～MN28的漏极分别接地，MN21～MN28的栅极分别连接对应驱动级N2产生的Vn21～Vn28的信号输出端。本专利技术工作原理：输入信号通过输入数据缓冲电路输出极性相反的CMOS信号，通过驱动级的组合逻辑控制，产生四组等间隔的信号用于控制后级开关管的关断或开启，随着输出级电流的逐步增加或减小，输出信号上升和下降时间会呈现出缓慢的变化，从而达到控制输出上升下降时间的作用。其中，电阻R为端接在输出端的电阻，阻值为50Ω。通过控制使得流过电阻R的电流方向周期性改变，进而得到极性相反的MLVDS差分信号。如图2所示，驱动级电路包括驱动级P1、驱动级N1、驱动级P2及驱动级N2，其中，P1与P2、N1与N2电路结构相同，由于输入数据为极性相反的信号，因此，P1与P2、N1与N2为极性相反的CMOS信号，且P1与N1、P2与N2为具有相同时间间隔的CMOS信号。如图3所示，输出级电路由多个尺寸逐渐增大的PMOS管并联和多个尺寸逐渐增大的NMOS管并联构成。其中，PMOS管尺寸逐渐增大，即MP11＜MP12＜MP13＜MP14＜MP15＜MP16＜MP17＜MP18，同理，MP21～MP28、MN11～MN18、MN21～MN28的尺寸逐渐增大，且MP11～MP18的驱动信号由驱动级P1产生，MP21～MP28驱动信号由驱动级P2产生；MN11～MN18的驱动信号由驱动级N1产生，MN21～MN本文档来自技高网...

【技术保护点】
一种具有转换时间控制的MLVDS驱动电路，其特征在于：它包括输入数据缓冲电路、驱动级电路和输出级电路；所述输入数据缓冲电路连接驱动级电路，用于对输入信号进行缓冲，产生极性相反的CMOS信号；所述驱动级电路连接输出级电路，用于产生控制输出级的多路具有相位延迟关系的控制信号；所述输出级电路输出端接有电阻，用于将输入信号转换为上升下降时间可控的MLVDS信号。

【技术特征摘要】
1.一种具有转换时间控制的MLVDS驱动电路，其特征在于：它包括输入数据缓冲电路、驱动级电路和输出级电路；所述输入数据缓冲电路连接驱动级电路，用于对输入信号进行缓冲，产生极性相反的CMOS信号；所述驱动级电路连接输出级电路，用于产生控制输出级的多路具有相位延迟关系的控制信号；所述输出级电路输出端接有电阻，用于将输入信号转换为上升下降时间可控的MLVDS信号。
2.根据权利要求1所述的一种具有转换时间控制的MLVDS驱动电路，其特征在于：所述驱动级电路包括驱动级P1电路、驱动级P2电路、驱动级N1电路和驱动级N1电路，P1和P2电路结构相同，N1和N2电路结构相同，P1与P2、N1与N2输出极性相反的CMOS信号，且P1与N1、P2与N2为具有相同时间间隔的CMOS信号，用于控制输出级开关管的关断或开启。
3.根据权利要求1所述的一种具有转换时间控制的MLVDS驱动电路，其特征在于：所述输出级电路包括第一PMOS管组和第二PMOS管组、第一NMOS管组和第二NMOS管组；所述第一PMOS管组包括8个尺寸逐渐增大的PMOS管MP11...

【专利技术属性】
技术研发人员：戴广豪，李伟伟，王会影，
申请(专利权)人：成都振芯科技股份有限公司，
类型：发明
国别省市：四川;51