一种双CPU延迟控制电路制造技术

一种双CPU延迟控制电路，包括单稳态延迟电路、一主CPU控制信号输入端、一第一二极管、一第二二极管和一从CPU控制信号输出电路；该单稳态延迟电路设有外部触发信号输入端，其输出端连接第二二极管的正极；该主CPU控制信号输入端连接第一二极管的正极；该第一二极管负极和第二二极管负极均连接从CPU控制信号输出电路输入端，通过单稳态延迟电路对外部触发信号进行延迟处理，让从CPU先一步启动以达到相应部分功能先启动，而后，当主CPU启动后由主CPU接管从CPU的电源控制，以达到整体功能的控制。

【技术实现步骤摘要】

本专利技术涉及电子设备控制电路领域，特别是一种双CPU延迟控制电路。
技术介绍
在电子产品设计领域，双CPU的应用非常广泛，在一些较为复杂的应用系统中为解决单片机硬件资源的不足，速度慢等缺点，往往采用双CPU或者多CPU等设计方案。通过多CPU之间的数据交换来提高整个系统的性能。在多CPU系统中往往涉及到CPU的主从关系，主CPU需要对从MCU电源进行控制，同时在部分环境下，处于MCU中的部分功能要比主CPU早一步实现，如，车载终端中的CAN发送。这就要求在这特定的条件下MCU要比主CPU先启动。
技术实现思路
本专利技术的主要目的在于提出一种双CPU延迟控制电路，在外部触发信号的激活下从CPU能够早于主CPU启动，同时主CPU启动后能够恢复对从CPU的电源控制，从而不影响整机功能的控制。本专利技术采用如下技术方案：一种双CPU延迟控制电路，其特征在于：包括单稳态延迟电路、一主CPU控制信号输入端、一第一二极管、一第二二极管和一从CPU控制信号输出电路；该单稳态延迟电路设有外部触发信号输入端，其输出端连接第二二极管的正极，并设置成：单稳态延迟电路输入输出为高电平有效，当外部触发信号输入为高电平时，其输出端为高电平；外部触发信号输入为低电平时，其输出先为高电平，延迟一定时间后变为低电平；该主CPU控制信号输入端连接第一二极管的正极；该第一二极管负极和第二二极管负极均连接从CPU控制信号输出电路输入端，该从CPU控制信号输出电路设置成：其输入输出为高电平有效，当输入端为高电平时，输出也为高电平；当输入端为低电平时，输出端也为低电平。优选的，所述单稳态延迟电路包括第一电阻、第二电阻、第三电阻、第四电阻、第五电阻，第六电阻，第一电容、第一三极管、第二三极管和电源VCC；该电源VCC与第一电阻、第二电阻和第五电阻一端相连；该第一电阻另一端连接第一电容正极和第一三极管集电极；该第一电容负极连接第二电阻另一端和第三电阻一端；该第三电阻另一端连接第二三极管的基极；该第一三极管基极连接第四电阻一端和第六电阻一端；该第四电阻另一端作为所述外部触发信号输入端；该第六电阻另一端连接第五电阻另一端、第二三极管集电极和所述第二二极管正极；该第一三极管和第二三极管的发射极接地；所述的延迟时间由所述第一电容和第二电阻的数值决定。优选的，所述第一、第二三极管相同NPN三极管。优选的，所述从CPU控制信号输出电路包括第七电阻、第八电阻、第九电阻、第三三极管、电源VCC和场效应管，该第八电阻一端连接所述第一二极管负极和第二二极管负极，该第八电阻另一端连接第七电阻一端和第三三极管基极；该第七电阻另一端和第三三极管发射极均接地；该第三三极管集电极连接第九电阻一端和场效应管的栅极；该第九电阻另一端和场效应管的漏极均连接电源VCC；该场效应管的源极作为从CPU控制信号输出端。优选的，所述场效应管采用P沟道MOS管。由上述对本专利技术的描述可知，与现有技术相比，本专利技术具有如下有益效果：1、本专利技术外部触发信号为从CPU提前启动的外部激活条件，主CPU负责整机系统，从CPU负责辅助控制系统，辅助控制系统主要处理主CPU外的一些控制信号的处理，通过单稳态延迟电路对外部触发信号进行延迟处理，让从CPU先一步启动以达到相应部分功能先启动，而后，当主CPU启动后由主CPU接管从CPU的电源控制，以达到整体功能的控制。2、本专利技术采用的是分立式器件构造成的单稳态电路进行延迟控制，其延迟时间由外部阻容件C1，R2匹配控制，主CPU为后续正常控制作用。3、本专利技术的外部触发信号及主CPU控制信号通过二极管构造成或门进行共同控制，在实现开关的延迟作用的同时，能够在其一控制信号失效后，另一控制信号仍能对电路进行有效控制，避免整个电路的失效。附图说明图1为本专利技术的原理示意图；图2本专利技术的电路图。具体实施方式以下通过具体实施方式对本专利技术作进一步的描述。参照图1，图2，一种双CPU延迟控制电路，包括单稳态延迟电路、一主CPU控制信号输入端、一第一二极管D1、一第二二极管D2和一从CPU控制信号输出电路。该单稳态延迟电路设有外部触发信号输入端，其输出端连接第二二极管D2的正极。单稳态延迟电路包括第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5，第六电阻R6，第一电容C1、第一三极管Q1、第二三极管Q2和电源VCC。该电源VCC与第一电阻R1、第二电阻R2和第五电阻R5一端相连。该第一电阻R1另一端连接第一电容C1正极和第一三极管Q1集电极。该第一电容C1负极连接第二电阻R2另一端和第三电阻R3一端。该第三电阻R3另一端连接第二三极管Q2的基极。该第一三极管Q1基极连接第四电阻R4一端和第六电阻R6一端。该第四电阻R4另一端作为外部触发信号输入端。该第六电阻R6另一端连接第五电阻R5另一端、第二三极管Q2集电极和第二二极管D2正极。该第一三极管Q1和第二三极管Q2的发射极接地。并设置成：单稳态延迟电路输入输出为高电平有效，当外部触发信号输入为高电平时，其输出端为高电平；外部触发信号输入为低电平时，其输出先为高电平，延迟一定时间T后变为低电平。该单稳态延迟电路的延迟时间由第一电容C1和第二电阻R2的数值决定，即为第一电容C1的充电时间T＝C1*R2。该主CPU控制信号输入端连接第一二极管D1的正极。该第一二极管D1负极和第二二极管D2负极均连接从CPU控制信号输出电路输入端。该从CPU控制信号输出电路设置成：其输入输出为高电平有效，当输入端为高电平时，输出也为高电平；当输入端为低电平时，输出端也为低电平。从CPU控制信号输出电路包括第七电阻R7、第八电阻R8、第九电阻R9、第三三极管Q3、电源VCC和场效应管Q4，该第八电阻R8一端连接第一二极管D1负极和第二二极管D2负极，该第八电阻R8另一端连接第七电阻R7一端和第三三极管Q3基极；该第七电阻R7另一端和第三三极管Q3发射极均接地；该第三三极管Q3集电极连接第九电阻R9一端和场效应管Q4的栅极；该第九电阻R9另一端和场效应管Q4的漏极均连接电源VCC；该场效应管Q4的源极作为从CPU控制信号输出端。本专利技术的第一、第二、第三三极管Q1、Q2、Q3均相同为NPN型三极管，采用型号为BC817-25。场效应管Q4采用P沟道MOS管。整体的工作原理如下：当外部触发信号无效即外部触发信号输入端(即图2中的8)为低电平，主CPU还本文档来自技高网...

【技术保护点】
一种双CPU延迟控制电路，其特征在于：包括单稳态延迟电路、一主CPU控制信号输入端、一第一二极管、一第二二极管和一从CPU控制信号输出电路；该单稳态延迟电路设有外部触发信号输入端，其输出端连接第二二极管的正极，并设置成：单稳态延迟电路输入输出为高电平有效，当外部触发信号输入为高电平时，其输出端为高电平；外部触发信号输入为低电平时，其输出先为高电平，延迟一定时间后变为低电平；该主CPU控制信号输入端连接第一二极管的正极；该第一二极管负极和第二二极管负极均连接从CPU控制信号输出电路输入端，该从CPU控制信号输出电路设置成：其输入输出为高电平有效，当输入端为高电平时，输出也为高电平；当输入端为低电平时，输出端也为低电平。

【技术特征摘要】
1.一种双CPU延迟控制电路，其特征在于：包括单稳态延迟电路、一主
CPU控制信号输入端、一第一二极管、一第二二极管和一从CPU控制信号输出电
路；该单稳态延迟电路设有外部触发信号输入端，其输出端连接第二二极管的
正极，并设置成：单稳态延迟电路输入输出为高电平有效，当外部触发信号输
入为高电平时，其输出端为高电平；外部触发信号输入为低电平时，其输出先
为高电平，延迟一定时间后变为低电平；该主CPU控制信号输入端连接第一二
极管的正极；该第一二极管负极和第二二极管负极均连接从CPU控制信号输出
电路输入端，该从CPU控制信号输出电路设置成：其输入输出为高电平有效，
当输入端为高电平时，输出也为高电平；当输入端为低电平时，输出端也为低
电平。
2.如权利要求1所述的一种双CPU延迟控制电路，其特征在于：所述单
稳态延迟电路包括第一电阻、第二电阻、第三电阻、第四电阻、第五电阻，第
六电阻，第一电容、第一三极管、第二三极管和电源VCC；该电源VCC与第一电
阻、第二电阻和第五电阻一端相连；该第一电阻另一端连接第一电容正极和第
一三极管集电极；该第一电容负极连接第二电阻另一端和第三电阻一端；该...

【专利技术属性】
技术研发人员：肖振隆，蔡运文，张航其，陈茹涛，蔡炎平，
申请(专利权)人：厦门雅迅网络股份有限公司，
类型：发明
国别省市：福建;35