延迟电路制造技术

本发明专利技术涉及一种延迟电路。提供了具有更加精确的延迟时间和减少了电路面积的延迟电路。延迟电路包括电阻元件、电容器元件以及连接布线。连接布线包括衬底之上的第一多晶硅层，和连接电阻元件和电容器元件并且处于第一多晶硅层上的第一硅化物层。电容器元件包括半导体衬底的表面区域中的扩散层，扩散层上的栅极绝缘层，栅极绝缘层上的第二多晶硅层、以及第二多晶硅层上的第二硅化物层。电阻元件包括半导体衬底之上的第三多晶硅层。一体地提供第一、第二以及第三多晶硅层。一体地提供第一和第二硅化物层。

【技术实现步骤摘要】

本专利技术涉及一种延迟电路，并且更加具体地涉及一种用于在半导体集成电路中使用的延迟电路。
技术介绍
在半导体集成电路(包括半导体存储器)中，将信号延迟想要的时间的延迟电路 用于调整信号的传播的时序。通常通过反相器、电阻元件、电容器元件等等构造延迟电路。 由于近年来半导体集成电路中的操作速度的提高，在延迟时间的调整中要求非常高的精 度。因此，需要以更高精度制造延迟电路以便于获得更加精确的延迟时间。此外，半导体集 成电路的微制造需要减少延迟电路的电路面积，并且抑制对金属限制的影响。 作为现有技术，日本专利特开No. 2002-94002公布一种半导体器件。该半导体器 件包括信号线，以及被连接至信号线的电容器元件和电阻元件。该半导体器件的特征在于 电阻元件的部分或者整体构造电容器元件的一部分。电容器元件和电阻元件用作延迟电 路。电容器元件可以是MIS电容。可以从用作MIS晶体管的栅极的布线层形成电阻元件。 可以从多晶硅层形成电阻元件。电容器元件的电容值和电阻元件的电阻值可以是物理上或 者电气上可变的。日本专利特开No. 2002-94002描述了通过半导体器件，能够减少延迟电 路的布局面积。 然而，通过专利技术人的研究已经发现日本专利特开No. 2002-94002的技术具有下述 问题。图1是示意性地示出日本专利特开No. 2002-94002的半导体器件的构造的示意性截 面图。在该技术中，扩散层112被提供在半导体衬底110上的阱111中，并且栅极布线层 (多晶硅层)113经由栅极绝缘膜115提供在扩散层112上。更加具体地，通过栅极布线层 113、栅极绝缘膜115以及扩散层112构造电容器元件(C)，并且通过栅极布线层113构造 的电阻元件(R)连续地构造延迟电路101。图2是示出图1的等效电路的电路图。在延迟 电路101中，C1能够从Rl充电并且将电放电到Rl，并且Cn能够从Rn充电并且将电放电到 Rn(n是自然数)。然而，C0充电到反相器INV1中的阻抗分量并且从反相器INV1中的阻抗 分量放电。更加具体地，反相器INV1中的晶体管与充电和放电有关。然而，在晶体管中，与 简单结构的通常电容器元件和电阻元件比较，由于电压、温度、生产误差等等的影响容易对 阻抗分量发生变化。因此，延迟电路101具有使延迟电路更加精确的困难，并且被认为具有 精度的问题。 此外，为了增强精度，电阻元件优选为其尺寸精度能够容易地实现的直线形状。 然而，日本专利特开No. 2002-94002的电阻元件(栅极布线层)是蛇形形状。因此，认为 难以实现高尺寸精度。此外，近年来，对于栅极布线层，使用多晶硅层和硅化物层的堆叠 层来替代只有一个多晶硅层。因此，可想到的是，将此种栅极布线层应用于日本专利特开 No. 2002-94002的电阻元件使电阻值变得太低。此外，如果金属布线耦合噪音处于延迟接触 点，那么出现误差。因此，当在延迟电路中使用金属布线时，在上层中出现限制金属布线的 使用的金属布线限制的问题。此外，在延迟电路中使用金属布线时，存在发生的噪音容易传播到金属布线的问题。 需要提供更加精确的延迟时间的延迟电路。要求下述延迟电路，其中电路面积减 少，并且要求抑制对金属限制的影响。需要其中噪音几乎不传播的延迟电路。
技术实现思路
在下文中将会通过使用在用于实施本专利技术的具体实施方式中使用的附图标记和 字符描述用于解决问题的措施。通过加括号来添加附图标记和字符以阐明权利要求书和用 于实施本专利技术的具体实施方式的描述的对应关系。然而，这些附图标记和字符不应被用于 解释在权利要求书中描述的本专利技术的技术范围。 本专利技术的延迟电路包括电阻元件(3)、电容器元件(4)、以及连接布线(6)。连接布 线(6)包括连接电阻元件(3)和电容器元件(4)的第一硅化物层(14a)。 在本专利技术中，使用第一硅化物层(14a)作为连接电阻元件(3)和电容器元件(4) 的布线，并且没有使用金属布线。更加具体地，电阻元件(3)、电容器元件(4)以及连接布线 (6)不具有任何金属布线。因此，在这些部件中，金属布线耦合噪音不处于延迟接触点上。 因此，能够抑制噪音的传播。另外，在它们的上层中能够使用金属布线，并且能够解除金属 布线限制。此外，能够通过堆叠在构造电阻元件(3)和电容器元件(4)的膜上形成第一硅 化物层(14a)。因此，不需要与在使用金属布线的情况中一样形成用于接触的区域，并且能 够减少电阻元件(3)和电容器元件(4)的面积。更加具体地，能够减少电路面积。此外，通 过连接布线(6)连接电阻元件(3)和电容器元件(4)，并且因此，单独地提供它们两者。因 此，认为通过在靠近输入的侧放置电阻元件(3)，并且通过在靠近输出的侧放置电容器元件 (4)，反相器中的晶体管很难与充电和放电有关。因此，能够使得延迟时间更加精确。更加 具体地，能够获得高精度的延迟电路。 通过本专利技术，能够获得具有更加精确的延迟时间的延迟电路。能够获得具有电路 面积被减少并且对金属限制的影响被抑制的延迟电路。能够获得其中噪音几乎不传播的延 迟电路。附图说明 图1是示意性地示出日本专利特开No. 2002-94002的半导体器件的构造的示意性 的截面图； 图2是示出图1的等效电路的电路图； 图3是示出根据本专利技术的实施例的延迟电路的构造的电路图； 图4A是示出根据本专利技术的实施例的延迟电路的构造的一个示例的顶视图； 图4B是示出根据本专利技术的实施例的延迟电路的构造的一个示例的截面图； 图5是示出根据本专利技术的实施例的延迟电路的构造的另一个示例的顶视图；以及 图6是示出根据本专利技术的实施例的半导体器件的示意图。具体实施例方式在下文中，将会参考附图描述根据本专利技术的实施例的延迟电路。图3是示出根据 本专利技术的实施例的延迟电路的构造的电路图。延迟电路1包括反相器2、电阻元件3、电容器元件4以及反相器5。 反相器2具有被连接至是信号的提供源的布线21的输入侧，并且具有被连接至是 信号的输出目的地的输出侧。通过金属布线示例布线21和23。电阻元件3具有被连接至 布线23的一端，和被连接至布线6的另一端。通过多晶硅层示例电阻元件3。通过硅化物 层(+多晶硅层)示例布线6。电容器元件4具有被连接至布线6和8的一端，和被埋在半 导体衬底IO(稍后将会进行描述)中并且接地的另一端。通过M0S(MIS)电容器示例电容 器元件4。与电阻元件3并联地提供电容器元件4。反相器5具有被连接至是信号的提供 源的布线8的输入侧，并且具有被连接至是信号的输出目的地的布线22的输出侧。通过硅 化物层(+多晶硅层)示例布线8。通过金属布线示例布线22。 在本实施例中，单独提供电阻元件3和电容器元件4，并且从输入侧开始按顺序连 接电阻元件3和电容器元件4。因此，在电阻元件3和电容器元件4之间执行充电和放电， 并且反相器中的晶体管被认为与充电和放电无关。因此，没有由于电压、温度、生产误差等 等的影响对阻抗分量发生变化，并且能够使延迟时间更加精确并且能够按照设计获得延迟 时间。也就是说，能够获得高精度的延迟电路。 图4A和图4B是示出根据本专利技术的实施例的延迟电路的构造的一个示例的示意 图。图4A是顶视图，并且图4B是沿着图4A中的线A至A'本文档来自技高网...

【技术保护点】
一种延迟电路，包括：电阻元件；电容器元件；以及连接布线，所述连接布线包括连接所述电阻元件和所述电容器元件的第一硅化物层。

【技术特征摘要】
JP 2008-10-9 2008-262915一种延迟电路，包括电阻元件；电容器元件；以及连接布线，所述连接布线包括连接所述电阻元件和所述电容器元件的第一硅化物层。2. 根据权利要求l所述的延迟电路， 其中所述连接布线进一步包括第一多晶硅层，所述第一多晶硅层被提供在半导体衬底之上， 所述第一硅化物层被提供在所述第一多晶硅层上， 所述电容器元件包括扩散层，所述扩散层被提供在所述半导体衬底的表面区域中， 栅极绝缘层，所述栅极绝缘层被提供在所述扩散层上， 第二多晶硅层，所述第二多晶硅层被提供在所述栅极绝缘层上，以及 第二硅化物层，所述第二硅化物层被提供在所述第二多晶硅层上， 所述电阻元件包括第三多晶硅层，所述第三多晶硅层被提供在所述半导体衬底之上， 一体地提供所述第一多晶硅层、所述第二多晶硅层以及所述第三多晶硅层，并且 一体地提供所述第一硅化物层和所述第二硅化物层。3. 根据权利要求2所述的延迟电路，其中所述电阻元件、所述电容器元件以及所述连接布线是没有上层金属限制的区域。4. 根据权利要求2所述的延迟电路，进一步包括 第一反相器电路，所述第一反相器电路被提供在输入侧； 第一布线，所述第一布线连接所述第一反相器电路和所述电阻元件； 第二反相器电路，所述第二反相器电路被提供在输出侧；以及 第二布线，所述第二布线连接所述第二反相器电路和所述电容器元件， 其中所述第一布线包括连接至所述电阻元件的第四硅化物层，并且 所述第二布线包括连接至所述电容器元件的第五硅化物层。5. 根据权利要...

【专利技术属性】
技术研发人员：高桥弘行，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]