包含形成于低K金属化系统上的应力缓冲材料的半导体装置制造方法及图纸

本发明专利技术是包含形成于低K金属化系统上的应力缓冲材料的半导体装置。形成在复杂的半导体装置的金属化系统上的凸块结构或柱状结构可以包含应力缓冲层(260)，该应力缓冲层可以有效地分散典型可能在芯片封装件交互作用期间因为上述组件的热失配所产生的机械应力。应力缓冲层(260)包括覆盖整体表面中显著部份的铜基缓冲区域(265)，其中亦可以使用约3至10μm的厚度。此外，该缓冲区域(265)可以有效地取代铝而做为终端金属主动区域。

【技术实现步骤摘要】
本申请是申请号为201080038650.5,申请日为2010年07月29日，专利技术名称为“包含形成于低K金属化系统上的应力缓冲材料的半导体装置”的中国专利申请的分案申请。
一般而言，本专利技术是关于集成电路，尤其是关于减低因芯片与封装件间的热失配所引起的芯片-封装件交互作用的技术。
技术介绍
半导体装置典型形成于使用任何适当材料所制成的大致碟形基板上。目前(及可预见的未来)大多数包含高度复杂电子电路的半导体装置以硅为基础制造，从而使得硅基板及含硅基板(譬如绝缘体上覆硅(SOI)的基板)成为形成半导体装置(譬如微处理器、静态随机存取内存(SRAM)、特殊应用集成电路(ASIC)、系统单芯片(SoC)等等)的可行的基础材料。个别的集成电路被配置于晶片上的阵列中，其中，除了光学微影制程、量测制程与切割基板后个别装置的封装外，大部分的制造步骤(可能包含在精密的集成电路中数百道或更多的独立制程步骤)是同时实施于基板上全部的芯片区域。因此，经济的限制驱使半导体制造者不断地增加基板尺寸，从而亦增加了制造实际半导体装置的可用面积，并因此增加生产良率。除增加基板面积之外，对于给定的基板尺寸最佳化基板面积的利用亦很重要，以便实际上尽可能多将基板面积用于半导体装置及/或可以用于制程控制的测试结构。在试图最大化既定基板尺寸下的有效表面面积上，电路组件的特征尺寸被不断地按比例缩小。由于此持续缩小高精密半导体装置中特征尺寸的需求，所以铜结合低k介电材料已经变成形成所谓的互连结构(包括金属线层及中间贯孔层)所经常使用的替代方案，其中，金属线做为层内连接线而贯孔做为层间连接线，该层内连接线与层间连接线共同地连接个别的电路组件以提供集成电路所需的功能性。典型地，堆栈在彼此顶部上的多个金属线层与贯孔层必须执行所有内部电路组件与I/O(输入/输出)，电路设计中所考虑的电源及接地垫片之间的连接。对极度微缩的集成电路而言，讯号传递延迟不再受限于电路组件(譬如场效应晶体管等)，而是由于甚至需要增加更多电性连接数量的电路组件的密度增加，而受限于紧密相邻的金属线，这是因为线间电容(line-to-linecapacitance)增加以及剖面面积减小导致线的导电性降低的缘故。为了此原因，传统的介电质(譬如二氧化硅(k>4)和氮化硅(k>7))被具有较低介电系数的介电材料取代，因其具有3或更小的相对介电系数亦被称为低k介电质。然而，低k材料的密度及机械稳定性或强度相较于充分验证过的介电质二氧化硅和氮化硅明显地较低。结果，在形成金属化系统及集成电路的任何后续制程期间，生产良率可视这些敏感的介电材料及其与其它材料间的粘着力而定。除具有介电常数3和明显较小的先进介电材料的机械稳定性减低的问题外，在精密半导体装置运作的期间，装置可靠度可以被这些材料所影响，这是因为芯片和封装件间的交互作用被不同材料所对应的热膨胀间的热失配所引发的缘故。举例而言，于制造复杂的集成电路时，逐渐地，接触技术(contacttechnology)可用在连接封装件载体和芯片，其已知为覆晶封装技术。相反于广为接受的导线接合技术中，其适当的接触垫片可能被放置在芯片周边的最后一层金属层，透过导线与封装件上对应的端子连接，在覆晶技术中，可以在最后一层金属化层上形成各自的凸块结构，譬如，使用铝作为终端金属并结合能与封装件的各接触垫片接触的焊接材料。因此，凸块材料经过回焊后，即可以在形成于最后金属化层上的终端金属和封装件载体的接触垫片间建立可靠的电性和机械连接。以此方法，可以在最后金属化层上遍及整片芯片面积地设置非常大量的电性连接并具有减小的接触电阻与寄生电容，因而提供复杂的集成电路(譬如中央处理器(CPU)、储存内存等等)可能所需的IO(输入/输出)能力。在连接凸块结构和封装件载体的对应制程顺序期间，某种程度的压力和/或热可能会施加于该复合装置上，以便于芯片上所形成的每一个凸块和可以配置在封装件基板上的凸块或垫片间建立可靠的连接。然而，热或机械引发的应力亦可以作用在位于下方的金属化层，该下方金属化层典型可以包含低k介电质或甚至超低k(ultralow-k,ULK)介电材料，由于机械稳定性及与其它材料的粘着力降低，因而明显地增加了产生微裂、脱层等形式的缺陷的机率。此外，于将已完成的半导体装置粘附至相对应的封装件基板的操作期间，由于硅基半导体芯片与封装件基板间的热膨胀行为明显的不匹配，而可能产生显著的机械应力，因为于精密集成电路的大量生产中，经济的限制对于封装件典型地要求使用特定的基板材料(譬如有机材料)，该材料相较于硅芯片典型可能呈现不同的热传导率及热膨胀系数。参照图1a至1b，现在将更详尽说明包含焊料凸块结构的半导体装置的典型习知配置。图1a示意地阐示了半导体装置100的配置或布局的上视图，于半导体装置100中，根据焊料凸块结构，将于封装件与装置100(亦即，特定的芯片或晶粒101)间建立机械与电性连接。为了此目的，可适当地分布接触组件110遍及于晶粒101的整个面积，其中，如先前所讨论者，几乎整个晶粒101的面积可有效地用于适切地放置接触组件110。以此方法，可以完成非常复杂的接触结构，其中每一接触组件110于单一制程期间可以连接至对应封装件基板上相对的接触垫片或凸块，与可能必须以实质连续的方法将接合导线连接至芯片与封装件上的接合垫片的相对应导线接合技术相反。图1b示意地例示根据图1a中线Ib的装置100的剖面图。如所例示，装置100包括晶粒或芯片101，该晶粒或芯片101可以理解为用以在其上形成电路组件等的基础基板。基板101典型以绝缘基板、半导体材料等等形式设置。应该了解到，在基板101之中或之上，典型有多个电路组件(譬如晶体管、电容器、电阻器等等)以符合于装置100中待执行的电路功能设置。为了方便起见，于图1b中不会显示任何在精密装置中所可能包含具有关键尺寸为50纳米或更小的任何电路组件。如上述所讨论，由于半导体装置100中所实施的电子电路的复杂布局，典型需要复杂的金属化系统120，该金属化系统120包括多个堆栈于彼此顶部的金属化层，其中，为了方便起见，描绘了金属化层130和金属化层140。举例而言，金属化层130可包括介电材料131(例如低k材料、超低k材料等等)，典型包括铜并结合适当导电阻障材料以提供可靠的铜限制(cop本文档来自技高网...

【技术保护点】
一种形成半导体装置的方法，包括：于形成在半导体装置的金属化系统上方的钝化层中形成第一开口，该第一开口具有在横向方向扩张的第一宽度且该金属化系统包括具有接触垫片的最后金属化层，该接触垫片对准于该第一开口；于该钝化层上方形成沉积掩模，该沉积掩模包括对准于该第一开口的第二开口，该第二开口具有在该横向方向扩张的第二横向宽度，该第二横向宽度为该第一横向宽度的至少二倍；于该钝化层上方形成应力缓冲区域，其中形成该应力缓冲区域包括于该第一与第二开口中形成含铜材料，该第二开口的该第二横向宽度定义该应力缓冲区域的横向尺寸；移除该沉积掩模；以及于该应力缓冲区域的一部份上形成接触组件，其中该应力缓冲区域的该横向尺寸大于该接触组件的横向尺寸。

【技术特征摘要】
2009.07.31 DE 102009035437.9;2010.07.19 US 12/839,1.一种形成半导体装置的方法，包括：
于形成在半导体装置的金属化系统上方的钝化层中形成第一开
口，该第一开口具有在横向方向扩张的第一宽度且该金属化系统包括
具有接触垫片的最后金属化层，该接触垫片对准于该第一开口；
于该钝化层上方形成沉积掩模，该沉积掩模包括对准于该第一开
口的第二开口，该第二开口具有在该横向方向扩张的第二横向宽度，
该第二横向宽度为该第一横向宽度的至少二倍；
于该钝化层上方形成应力缓冲区域，其中形成该应力缓冲区域包
括于该第一与第二开口中形成含铜材料，该第二开口的该第二横向宽
度定义该应力缓冲区域的横向尺寸；
移除该沉积掩模；以及
于该应力缓冲区域的一部份上形成接触组件，其中该应力缓冲区
域的该横向尺寸大于该接触组件的横向尺寸。
2.如权利要求1所述的方法，进一步包括在形成该沉积掩模之前先
于该钝化层上形成导电阻障材料。
3.如权利要求2所述的方法，进一步包括移除该导电阻障材料中未
被该含铜材料覆盖的部份。
4.如权利要求3所述的方法，其中，该含铜材料形成具有厚度约
3μm或更多。
5.如权利要求3所述的方法，其中，形成该接触组件包括形成与
该应力缓冲区域侧面邻接并且位于该应力缓冲区域上方的介电材料、
形成第三开口于该介电材料中、以及形成该接触组件于该第三开口中。
6.如权利要求5所述的方法，其中，形成该介电材料包括在该应
力缓冲区域上形成第一介电层以及在该第一介电层上形成第二介电材

\t料。
7.如权利要求1所述的方法，其中，该接触组件形成为包括无铅
焊接材料的焊接凸块。
8.如权利要求1所述的方法，其中，该接触组件形成为铜柱。
9.如权利要求1所述的方...

【专利技术属性】
技术研发人员：A·沃尔特，M·列，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：开曼群岛;KY