半导体装置封装及制造其的方法制造方法及图纸

本发明专利技术涉及半导体装置封装及制造其的方法。半导体装置封装包括半导体衬底、第一图案化导电层、绝缘体层、第二图案化导电层、和第一介电层。该第一图案化导电层配置在该衬底之第一表面上。该绝缘体层配置在该衬底之该表面上且覆盖该第一图案化导电层。该第二图案化导电层由该绝缘体层所完全包封。该第一介电层配置在该绝缘体层上。

【技术实现步骤摘要】

本专利技术涉及半导体装置封装及制造其的方法。具体来说，本专利技术涉及具有集成无源装置的半导体装置封装及制造其的方法。
技术介绍
至少部分地藉由更小的尺寸和增强的处理速度的需求所驱动，半导体装置已逐渐变得越来越复杂。与此同时，存在有进一步小型化含有这些半导体装置的许多电子产品的需求。然而，半导体装置的小型化可对半导体装置产生不利的性能影响。期望减少由半导体装置所占用的空间，而不损害其的性能。
技术实现思路
根据本专利技术的一实施例，半导体装置封装包括半导体衬底、第一图案化导电层、绝缘体层、第二图案化导电层、和第一介电层。该第一图案化导电层配置在该衬底之第一表面上。该绝缘体层配置在该衬底之该表面上且覆盖该第一图案化导电层。该第二图案化导电层由该绝缘体层所包封。该第一介电层配置在该绝缘体层上。根据本专利技术的另一实施例，一种制造半导体装置的方法包括提供衬底，在该衬底之表面上形成第一图案化导电层；在该衬底上形成第二图案化导电层以覆盖该第一图案化导电层；氧化该第二图案化导电层以形成第一绝缘体层；在该绝缘体层上形成第三图案化导电层；移除该第三图案化导电层之一部分；形成第四图案化导电层以覆盖该第一绝缘体层和该第三图案化导电层之剩余部分；以及氧化该第四图案化导电层以形成第二绝缘体层。附图说明图1为根据本专利技术的一实施例的半导体装置封装的截面图。图2为根据本专利技术的一实施例的半导体装置封装的截面图。图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H、图3I、图3J、图3K、图3L、图3M和图3N说明根据本专利技术的一实施例的半导体装置封装的制造方法。图4为根据本专利技术的一实施例的半导体装置封装的透视图。图5为根据本专利技术的一实施例的半导体装置封装的示意电路图。图6提供针对图5的电路所模拟的信号线图。图7提供针对图5的电路所模拟的信号线图。贯穿图式及详细描述使用共同参考数字以指示相同或类似元件。本专利技术的实施例将从结合附图进行的以下详细描述更显而易见。具体实施方式期望提供一种具有良好性能而相对小的半导体装置。还期望在较小的半导体装置内提供无源装置(例如电容器)。相对于某一组件或组件的群组或组件或组件的群组的某一平面而指定空间描述，例如“之上”、“之下”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“垂直”、“水平”、“侧”、“更高”“下部”、“上部”、“上方”、“下方”等，以用于定向如相关联图中所展示的组件。应理解，本文中所使用的空间描述仅是出于说明的目的，且本文中所描述的结构的实际实施可以任何定向或方式在空间上配置，其限制条件为本专利技术的实施例的优点是不因此配置而有偏差。图1为根据本专利技术的一实施例的半导体装置1的截面图。半导体装置封装1包括衬底10，图案化导电层11、13和14、绝缘体层12、介电层15和17、导电垫16、导电柱101、导电材料18和裸片20。在一个或多个实施例中，衬底10包括玻璃、硅或二氧化硅(SiO2)中的一者或组合。在其它实施例中，可以使用其他材料。导电柱101从衬底10的第一表面(以图1定向上的上表面)延伸到衬底10的第二表面，并且将第一表面上的电路与第二表面上的电路电连接。在一个或多个实施例中，导体柱101包括铜或另一种合适的金属或合金。在其它实施例中，使用其他的导电材料。导电垫16被配置在衬底10的第二表面上，且导体柱101电连接到导电垫16。在一个或多个实施例中，导体柱101直接实体连接到导电焊垫16。在一个或多个实施例中，导电垫16包括铝或另一种合适的金属或合金。在其它实施例中，使用其他的导电材料。裸片20被配置在衬底10的第二表面上。介电层17被配置在衬底10的第二表面上，且覆盖导电垫16的部分和裸片20的周边。经由介电层17而暴露裸片20和导电垫16的剩余部分。在一个或多个实例中，介电层17包括(东京应化工业公司(TokyoOhkaKogyoCO.,LTD.)所制造)。在其他实施例中，介电层17包括聚酰亚胺(PI)或其他合适的介电材料。导电材料18被配置在由介电层17所暴露的导电垫16中的每一者的部分上。导电材料18为例如焊料。图案化导电层11被配置在衬底10的第一表面上并且电连接到导电柱101。在一个或多个实施例中，图案化导电层11被直接实体连接到导电柱101。图案化导电层11可包括一个或多个迹线。图案化导电层11的迹线中的每一者可在第一方向上延伸。例如，每个迹线可以沿着在图1中所示的方向XX'上延伸。在其他实施例中，每个迹线可沿另一方向上延伸，或不同的迹线可以在不同的方向上延伸。图案化导电层11的每个迹线具有约4.5微米(μm)至约5.5μm的宽度。在一个或多个实施例中，针对图1的实施例中的图案化导电层11的迹线，在迹线上以中心到中心(center-to-center)所测量的迹线空间或间距为约4.5μm至约5.5μm。绝缘体层12被配置在衬底10的第一表面上。绝缘体层12覆盖图案化导电层11、13和14。在一个或多个实施例中，绝缘体层12的厚度为约0.05μm到约0.6μm。在一个或多个实施例中，绝缘体层12的厚度为约0.2μm到约0.5μm。绝缘体层12可包括高介电常数(permittivity)材料。在一个或多个实施例中，绝缘体层12的介电常数为介电层17的介电常数的五倍。举例而言，绝缘体层12的介电常数可为约每米26法拉(F/m)到约26.5F/m，且介电层17的介电常数可为约3F/m至约3.5F/m。在一个或多个实施例中，绝缘体层12包括五氧化二钽(Ta2O5)或其他合适的材料。在绝缘体层12内完全包封装图案化导电层13。图案化导电层13可包括多个迹线。图案化导电层13的迹线中的每一者可在与方向XX'形成一角度的同一方向上延伸。举例而言，图案化导电层13的每个迹线可以沿方向\Y\延伸，其正交或垂直于在图1的实施例的方向XX'，但在另一个实施例中也可以是针对方向XX'呈另一个角度。在一个或多个实施例中，图案化导电层13的迹线中的多个迹线中的每一个和图案化导电层11的迹线中的多个迹线中的每一个相交而形成交叉点的矩阵。图案化导电层13中的每个迹线具有约4.5μm到约5.5μm的宽度。在一个或多个实施例中，针对图1的实施例中的图案化导电层13的迹线，在迹线上以中心到中心所测量的迹线空间或间距为约4.5μm至约5.5μm。在图1的实施例中，绝缘体层12具有与对应于图案化导电层13、14的一部分的轮廓的不规则表面的横截面轮廓。在其它的实施例中，绝缘体层12具有实质上平坦的上表面。在一个或多个实施例中，图案化导电层13和图案化导电层11之间的绝缘体层12的厚度为约0.05μm到约0.6μm。图案化导电层11和13的迹线的交叉点中的一些或全部(例如，在交叉点的矩阵中)、图案化导电层11和图案化导电层13、连同图案化导电层11和13之间的绝缘体层12形成电容Cm。因此，在一个或多个实施例中，电容器Cm的矩阵对应于交叉点的矩阵。举例而言，电容器Cm的这种矩阵可在触摸传感器产品中使用。在一个或多个实施例中，每个电容器Cm具有(例如，在电极板的)约4.5x4.5μm2到约5.5x5.5μm2的表面区域。图案化导电层14配置在衬底10的第一表面上且由绝缘体本文档来自技高网...

【技术保护点】
一种半导体装置封装，其包括：半导体衬底，其具有第一表面及与该第一表面相对的第二表面；第一图案化导电层，其配置在该衬底之该第一表面上；绝缘体层，其配置在该衬底之该第一表面上且覆盖该第一图案化导电层；第二图案化导电层，其由该绝缘体层所包封；以及第一介电层，其配置在该绝缘体层上。

【技术特征摘要】
2015.08.13 US 14/825,3261.一种半导体装置封装，其包括：半导体衬底，其具有第一表面及与该第一表面相对的第二表面；第一图案化导电层，其配置在该衬底之该第一表面上；绝缘体层，其配置在该衬底之该第一表面上且覆盖该第一图案化导电层；第二图案化导电层，其由该绝缘体层所包封；以及第一介电层，其配置在该绝缘体层上。2.根据权利要求1所述的半导体装置封装，其中该绝缘体层的厚度少于0.6μm。3.根据权利要求2所述的半导体装置封装，其中该绝缘体层的厚度为0.2μm到0.5μm。4.根据权利要求1所述的半导体装置封装，其中该绝缘体层包括...

【专利技术属性】
技术研发人员：陈建桦，李德章，陈纪翰，谢盛祺，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：中国台湾;71