半导体装置及其制造方法制造方法及图纸

本发明专利技术提供具有接触电阻小的电极的半导体装置及其制造方法。实施方式的半导体装置具备：碳化硅层；第1电极；绝缘膜，设置在碳化硅层与第1电极之间；第2电极，设置在碳化硅层的与第1电极相反的一侧，电连接于碳化硅层；第1导电型的第1碳化硅区域，设置在碳化硅层内的第1电极侧；第2导电型的第2碳化硅区域，设置在第1碳化硅区域内的第1电极侧；第1导电型的第3碳化硅区域，设置在第2碳化硅区域内的第1电极侧；第2导电型的第4碳化硅区域，设置在第2碳化硅区域内的第3碳化硅区域的第2电极侧；及第3电极，一端设置在比第3碳化硅区域更靠第1电极侧，另一端设置在比第3碳化硅区域更靠第4碳化硅区域侧，包含金属硅化物。

【技术实现步骤摘要】
[相关申请]本申请享有以日本专利申请2015-181273号(申请日：2015年9月14日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
本专利技术的实施方式主要涉及一种半导体装置及其制造方法。
技术介绍
在开关电源或反相器等电路中使用开关元件或二极管等半导体元件。对这些半导体元件要求高耐压、低接通电阻。此处，耐压与接通电阻之间存在取决于元件材料的折衷关系。随着迄今为止的技术开发的进步，在主要的半导体元件中，实现了作为通常使用的元件材料的硅(Si)的极限附近的低接通电阻。为了进一步提高耐压或降低接通电阻，优选为变更元件材料。通过将GaN或AlGaN等氮化镓(GaN)系半导体材料或碳化硅(SiC)系半导体材料等宽带隙半导体材料用作开关元件材料，能够改善折衷关系，从而能够实现元件的飞跃性的高耐压化或低接通电阻化。
技术实现思路
本专利技术的实施方式提供一种具有接触电阻小的电极的半导体装置及其制造方法。实施方式的半导体装置具备：碳化硅层；第1电极；第1绝缘膜，设置在碳化硅层与第1电极之间；第2电极，设置在碳化硅层的与第1电极相反的一侧，且电连接于碳化硅层；第1导电型的第1碳化硅区域，设置在碳化硅层内的第1电极侧；第2导电型的第2碳化硅区域，设置在第1碳化硅区域内的第1电极侧；第1导电型的第3碳化硅区域，设置在第2碳化硅区域内的第1电极侧；第2导电型的第4碳化硅区域，设置在第2碳化硅区域内的第3碳化硅区域的第2电极侧；以及第3电极，一端设置在比第3碳化硅区域更靠第1电极侧，另一端设置在比第3碳化硅区域更靠第4碳化硅区域侧，且包含金属硅化物。附图说明图1A-C是第1实施方式的半导体装置的示意性剖视图。图2是表示第1实施方式的半导体装置的制造方法的流程图。图3是第1实施方式的半导体装置的制造方法中的制造中途的半导体装置的示意性剖视图。图4是第1实施方式的半导体装置的制造方法中的制造中途的半导体装置的示意性剖视图。图5是第1实施方式的半导体装置的制造方法中的制造中途的半导体装置的示意性剖视图。图6是第1实施方式的半导体装置的制造方法中的制造中途的半导体装置的示意性剖视图。图7是第1实施方式的半导体装置的制造方法中的制造中途的半导体装置的示意性剖视图。图8是第1实施方式的半导体装置的制造方法中的制造中途的半导体装置的示意性剖视图。图9是第2实施方式的半导体装置的示意性剖视图。图10是第3实施方式的半导体装置的示意性剖视图。具体实施方式以下，使用附图对本专利技术的实施方式进行说明。在本说明书中，存在对相同或类似的部件标注相同的符号，并省略重复说明的情况。在本说明书中，n+、n、n-及p+、p、p-的表述表示各导电型中的杂质浓度的相对高低。也就是说，n+表示n型的杂质浓度相对高于n，n-表示n型的杂质浓度相对低于n。而且，p+表示p型的杂质浓度相对高于p，p-表示p型的杂质浓度相对低于p。此外，也存在将n+与n-简记为n型，而且将p+与p-简记为p型的情况。以下，将第1导电型设为n型，而且将第2导电型设为p型进行说明。在本说明书中，为了表示零件等的位置关系，将附图的上方向记述为“上”，将附图的下方向记述为“下”。在本说明书中，“上”、“下”的概念未必是表示与重力方向的关系的用语。(第1实施方式)图1A是本实施方式的半导体装置的示意性剖视图。本实施方式的半导体装置为DIMOSFET(DoubleImplantationMetalOxideSemiconductorFieldEffectTransistor，双注入金属氧化物半导体场效应晶体管)。半导体装置100具备碳化硅层10、第1电极34、第2电极32、第3电极30、第4电极36、第1绝缘膜52及第2绝缘膜54。碳化硅层10具有第1碳化硅区域10b、第2碳化硅区域12、第3碳化硅区域22、第4碳化硅区域20及第5碳化硅区域10a。碳化硅层10具有第1面10a1及设置在第1面10a1的相反侧的第2面10a2。在碳化硅层10为4H-SiC的情况下，第1面10a1的面指数为(0001)。而且，在碳化硅层10为3C-SiC的情况下，第1面10a1的面指数为(001)。而且，在碳化硅层10为6H-SiC的情况下，第1面10a1的面指数为(0001)。此外，在本说明书中，将面指数表述为(0001)或(001)的情况包含根据为了获得优质的碳化硅层等目的而设置10度以内的偏离角的情况。第1面的面指数能够通过XRD(X-raydiffraction：X射线衍射)进行测定。第1绝缘膜(绝缘膜)52设置在第1面10a1上。或者，第1绝缘膜52设置在碳化硅层10与第1电极34之间。第1绝缘膜52为栅极绝缘膜。第1绝缘膜例如为硅氧化膜或high-k膜。第1电极34设置在第1绝缘膜52上。第1电极34为栅极电极。第1电极34例如包含掺杂了杂质的多晶硅。第1碳化硅区域10b设置在碳化硅层10内，且一部分设置在第1面10a1。或者，第1碳化硅区域10b设置在碳化硅层10内的第1电极侧。第1碳化硅区域10b为漂移区域。第1碳化硅区域10b例如包含1×1014cm-3以上且3×1016cm-3以下的n型杂质。第1碳化硅区域10b的杂质浓度低于第5碳化硅区域10a的杂质浓度。第2碳化硅区域12设置在第1碳化硅区域10b内，且一部分设置在第1面10a1。或者，第2碳化硅区域12设置在第1碳化硅区域10b内的第1电极34侧。第2碳化硅区域12为阱区域。第2碳化硅区域12是作为MOSFET(Metal-Oxide-SemiconductorFieldEffectTransistor，金属氧化物半导体场效应晶体管)的通道区域发挥功能。第2碳化硅区域12的膜厚例如为0.6μm左右。第2碳化硅区域12例如包含1018cm-3以上且1019cm-3以下的p型杂质的峰值浓度。p型杂质例如为Al(铝)、B(硼)、Ga(镓)或In(铟)。第3碳化硅区域22设置在第2碳化硅区域12内，且一部分设置在第1面10a1。或者，第3碳化硅区域22设置在第2碳化硅区域12内的第1电极34侧。第3碳化硅区域22是作为MOSFET的源极区域发挥功能。第3碳化硅区域22的膜厚例如为0.1μm左右，小于第2碳化硅区域12。第3碳化硅区域22例如包含1×1019cm-3以上且1×1020cm-3以下的n型杂质。第4碳化硅区域20隔着第3面22a设置在第2碳化硅区域12内的第3碳化硅区域22的下方。或者，第4碳化硅区域20设置在第2碳化硅区域12内的第3碳化硅区域22的第2电极32侧。第4碳化硅区域20为接触区域。第4碳化硅区域20用于降低第2碳化硅区域12与第3电极30的接触电阻。第4碳化硅区域20的膜厚例如为0.2μm左右，小于第2碳化硅区域12。第4碳化硅区域20例如包含1×l019cm-3以上且1×1020cm-3以下的p型杂质。第5碳化硅区域10a设置在第1碳化硅区域10b与第2电极32之间的碳化硅层10内。第5碳化硅区域10a例如为包含1×1018cm-3以上且1×1020cm-3以下的n型杂质的n型4H-SiC。n型杂质例如为N(氮)、As(砷)、P(磷)或Sb(锑)本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于具备：碳化硅层；第1电极；第1绝缘膜，设置在所述碳化硅层与所述第1电极之间；第2电极，设置在所述碳化硅层的与所述第1电极相反的一侧，且电连接于所述碳化硅层；第1导电型的第1碳化硅区域，设置在所述碳化硅层内的所述第1电极侧；第2导电型的第2碳化硅区域，设置在所述第1碳化硅区域内的所述第1电极侧；第1导电型的第3碳化硅区域，设置在所述第2碳化硅区域内的所述第1电极侧；第2导电型的第4碳化硅区域，设置在所述第2碳化硅区域内的所述第3碳化硅区域的所述第2电极侧；以及第3电极，一端设置在比所述第3碳化硅区域更靠所述第1电极侧，另一端设置在比所述第3碳化硅区域更靠所述第4碳化硅区域侧，且包含金属硅化物。

【技术特征摘要】
2015.09.14 JP 2015-1812731.一种半导体装置，其特征在于具备：碳化硅层；第1电极；第1绝缘膜，设置在所述碳化硅层与所述第1电极之间；第2电极，设置在所述碳化硅层的与所述第1电极相反的一侧，且电连接于所述碳化硅层；第1导电型的第1碳化硅区域，设置在所述碳化硅层内的所述第1电极侧；第2导电型的第2碳化硅区域，设置在所述第1碳化硅区域内的所述第1电极侧；第1导电型的第3碳化硅区域，设置在所述第2碳化硅区域内的所述第1电极侧；第2导电型的第4碳化硅区域，设置在所述第2碳化硅区域内的所述第3碳化硅区域的所述第2电极侧；以及第3电极，一端设置在比所述第3碳化硅区域更靠所述第1电极侧，另一端设置在比所述第3碳化硅区域更靠所述第4碳化硅区域侧，且包含金属硅化物。2.根据权利要求1所述的半导体装置，其特征在于：所述金属硅化物为钛硅化物、铝硅化物、镍硅化物、钴硅化物、钽硅化物、钨硅化物或铪硅化物。3.根据权利要求1所述的半导体装置，其特征在于：所述第3碳化硅区域的膜厚为100nm以下。4.根据权利要求1所述的半导体装置，其特征在于：还具备设置在所述第1绝缘膜及所述第1电极的侧方及上方的第2绝缘膜。5.根据权利要求4所述的半导体装置，其特征在于：还具备设置在所述第3电极上及所述第2绝缘膜侧方及所述第2绝缘膜上的第4电极。6.根据权利要求1所述的半导体装置，其特征在于：还具备设置在所述第1碳化硅区
\t域与所述第2电极之间的所述碳化硅层内的第1导电型的第5碳化硅区域。7.根据权利要求1所述的半导体装置，其特征在于：还具备设置在所述第1碳化硅区域与所述第2电极之间的所述碳化硅层内的第2导电型的第5碳化硅区域。8.一种半导体装置的制造方法，其特征在于：在第1导电型的第1碳化硅区域上离子注入第2导电型杂质而形成第2导电型的第2碳化硅区域，所述第1导电型的第1碳化硅区域设置在具有第1面及设置在所述第1面的相反侧的第2面的碳化硅层内，且一部分设置在所述第1面；在所述第2碳化硅区域上离子注入第2导电型杂质而形成第2导电型的第4碳化硅区域，在所述第2碳化硅区域上离子注入第1导电型杂质，而形成与所述第4碳化硅区域隔着第3面而形成的第1导电型的第3碳化硅区域，在所述第3碳化硅区域上形成包含金属的金属层，对形成着所述金属层的所述碳化硅层进行热处理而形成第3电极，所述第3电极包含所述第1面与所述第3面而设置在所述第2碳化硅区域内，膜厚大于所述第3电极所包含的所述第1面的部分与所述第3电极...

【专利技术属性】
技术研发人员：河野洋志，森塚宏平，堀阳一，山下敦子，新田智洋，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP