阱电阻和多晶硅电阻制造技术

在所描述的示例中，包含阱电阻(110)的集成电路(100)具有在阱电阻(110)中的STI场氧化物(108)和电阻虚设有源区(118)。STI沟槽被蚀刻并填充有沟槽填充介电材料。沟槽填充介电材料通过CMP工艺被从有源区(118)的上方去除，留下STI沟槽中的STI场氧化物(108)。随后，掺杂剂被注入阱电阻区中的衬底(102)中以形成阱电阻(110)。

【技术实现步骤摘要】
【国外来华专利技术】
本申请总体涉及集成电路，并且更具体地涉及集成电路中的电阻。
技术介绍
包含由浅沟槽隔离(STI)工艺制造的场氧化物的集成电路包括使用化学机械抛光(CMP)工艺的氧化物平坦化步骤。该CMP工艺过度抛光具有低有源区密度的大区域，例如电阻区，从而在这些区域中产生具有不可预知厚度剖面的薄场氧化物。由于更多的注入掺杂剂穿过薄场氧化物，在过度抛光的场氧化物下制作的阱电阻具有低的不稳定的阻抗。过度抛光的场氧化物上的复晶硅(“多晶硅”)电阻(其中该多晶硅已经通过另一CMP工艺平坦化)趋于具有高的不稳定的厚度，其导致低的可变阻抗以及阻抗随温度的非期望变化。
技术实现思路
在所描述的示例中，包含阱电阻的集成电路在阱电阻中具有STI场氧化物和电阻虚设(dummy)有源区。形成STI掩膜以覆盖阱电阻的区域中的电阻前端(head)有源区和电阻虚设有源区。在由STI掩膜暴露的区域蚀刻STI沟槽并填充沟槽填充介电材料。通过CMP工艺从有源区的上方去除沟槽填充介电材料，留下STI沟槽中的STI场氧化物。随后，将掺杂剂注入到阱电阻区域中的衬底中以形成阱电阻。在其他示例中，包含多晶硅电阻的集成电路在用于多晶硅电阻的区域中的STI场氧化物中具有电阻虚设有源区。在场氧化物上方形成多晶硅层并通过CMP工艺平坦化。多晶硅蚀刻工艺去除由多晶硅蚀刻掩膜暴露的区域中的多晶硅，留下多晶硅电阻。附图说明图1是包含阱电阻的示例集成电路的截面图。图2和图3是包含阱电阻的示例集成电路的俯视图。图4A至图4L是以连续的制造阶段描绘的包含阱电阻的示例集成电路的截面图。图5A至图5D是以连续的制造阶段描绘的包含阱电阻的另一示例集成电路的截面图。图6A至图6C是以连续的制造阶段描绘的包含阱电阻的又一示例集成电路的截面图。图7描绘包含多晶硅电阻的示例集成电路。图7A是图7的集成电路的截面图。图8和图9是包含多晶硅电阻的示例集成电路的俯视图。图10A至图10F是以连续的制造阶段描绘的包含多晶硅电阻的示例集成电路的截面图。具体实施方式附图没有按比例绘制。图1是包含阱电阻的示例集成电路的截面图。集成电路100形成在衬底102上，衬底102包括延伸到衬底102的顶表面106的半导体材料104。该示例将针对p型半导体材料104来描述。由STI工艺形成的场氧化物108被设置在衬底102的顶表面106处。n型阱电阻110被设置在场氧化物108下方的衬底102的半导体材料104中。阱电阻110中的示例平均掺杂密度可以是1×1017cm-3至5×1018cm-3。电阻前端有源区112被设置为穿过场氧化物108与阱电阻110的两端相邻。形成接触件114以便制作至电阻前端有源区112的电连接，有可能穿过金属硅化物层(图1中未示出)。形成场氧化物108以使得电阻虚设有源区116被设置为穿过阱电阻110的区域中的场氧化物108。电阻虚设有源区116在衬底102上方没有电连接。在该示例中，电阻虚设有源区被配置为多个矩形，使得每个矩形从与阱电阻的一侧相邻延伸到与阱电阻的相对一侧相邻。电阻虚设有缘区116的密度是10％至80％。重掺杂虚设扩散区118可以被可选地形成在电阻虚设有源区116中。虚设扩散区118中的平均掺杂密度是阱电阻110中的平均掺杂密度的至少10倍。在该示例中，虚设扩散区118是p型，因此虚设扩散区118具有与阱电阻110相反的导电类型。重掺杂电阻前端接触区120可以被形成在具有与阱电阻110相同导电类型的电阻前端有源区112中。在阱电阻110的区域中形成具有10％至80％的密度的电阻虚设有源区116可以防止在STI工艺期间过度抛光场氧化物108，以有利地提供场氧化物的期望厚度，因此为阱电阻110提供期望阻抗。在该示例的一个版本中，电阻虚设有源区116的密度是20％至50％，以有利地提供更接近期望厚度的场氧化物108的厚度。在另一版本中，电阻虚设有源区116的密度是30％至35％，以有利地更进一步缩小场氧化物108的厚度范围。阱电阻110的实例的阻抗可以通过调节电阻虚设有源区116的横向尺寸和间距来调整。n型衬底中的p型阱电阻可以根据该示例通过掺杂剂和导电类型的适当变化来形成。此外，p型阱电阻可以通过在p型阱电阻下方形成隔离n型结构(例如，埋入层或深阱)而形成在p型衬底中。n型阱电阻可以类似地使用p型隔离结构形成在n型衬底中。图2和图3是包含阱电阻的示例集成电路的俯视图。参考图2，集成电路200被形成在衬底202上，衬底202包括延伸到衬底202的顶表面206的半导体材料204。由STI工艺形成的场氧化物208被设置在衬底202的顶表面206处。阱电阻210被设置在场氧化物208下方的半导体材料204中。电阻前端有源区212被设置为穿过场氧化物208与阱电阻210的两端相邻。形成接触件214以便制作至电阻前端有源区212的电连接。形成场氧化物208，使得电阻虚设有源区216被设置为穿过阱电阻210的区域中的场氧化物208。在该示例中，电阻虚设有源区216可以被配置为最小化对阱电阻210的阻抗的影响，同时维持电阻虚设有源区216的期望密度以提供场氧化物208的期望厚度。可选的周围虚设有源区222可以被设置为穿过在阱电阻210的区域的所有边上和外部的场氧化物208。周围虚设有源区222(如果有的话)在阱电阻210的宽度224内。如图2所示，周围虚设有源区222可以是分段的。在阱电阻210的宽度224内形成周围虚设有源区222可以有利地为场氧化物208的厚度提供更严格的工艺范围。参考图3，集成电路300被形成在衬底302上，衬底302包括延伸到衬底302的顶表面306的半导体材料304。由STI工艺形成的场氧化物308被设置在衬底302的顶表面306处。阱电阻310被设置在场氧化物308下方的半导体材料304中。电阻前端有源区312被设置为穿过场氧化物308与阱电阻310的两端相邻。形成接触件314以便制作至电阻前端有源区312的电连接。形成场氧化物，使得电阻虚设有源区316被设置为穿过阱电阻310的区域中的场氧化物308。在该示例中，电阻虚设有源区316可以被配置为平行于阱电阻310中的电流以提供对阱电阻310的阻抗的更大调整能力，同时维持电阻虚设有源区316的期望密度以提供场氧化物308的期望厚度。可选的周围虚设有源区322可以被设置为穿过场氧化物308连续地包围阱电阻310的区域。周围虚设有源区322(如果有的话)在阱电阻310的宽度324内。在阱电阻310的宽度324内形成连续包围阱电阻310的周围虚设有源区322可以有利地为场氧化物308的厚度提供更严格的工艺范围，同时降低电阻虚设有源区316的密度。降低电阻虚设有源区316的密度对于减小阱电阻310的整体面积来说可能是合乎期望的。图4A至图4L是以连续的制造阶段描绘的具有阱电阻的示例集成电路的截面图。参考图4A，集成电路400被形成在衬底402上，衬底402包括延伸到衬底402的顶表面406的半导体材料404。在该示例中，半导体材料404是p型的。厚度为5纳米至25纳米的二氧化硅的氧化物垫层426通过半导体材料404中硅的热氧化或通过沉积(例如通过使用也被称为四乙氧基硅烷(TEOS)的正硅酸四乙酯的等离子体增强化学气相本文档来自技高网...

【技术保护点】
一种集成电路，其包含：衬底，其包含在所述衬底的顶表面处的半导体材料；场氧化物，其由浅沟槽隔离工艺即STI工艺形成并被设置在所述衬底的所述顶表面处；阱电阻，其被设置在所述场氧化物下方的所述半导体材料中；电阻前端有源区，其被设置为穿过所述场氧化物与所述阱电阻两端相邻；以及电阻虚设有源区，其被设置为穿过在所述阱电阻的区域中的所述场氧化物，所述电阻虚设有源区在所述衬底上方没有电连接，并且所述电阻虚设有源区具有10％至80％的密度。

【技术特征摘要】
【国外来华专利技术】2014.05.27 US 14/287,4341.一种集成电路，其包含：衬底，其包含在所述衬底的顶表面处的半导体材料；场氧化物，其由浅沟槽隔离工艺即STI工艺形成并被设置在所述衬底的所述顶表面处；阱电阻，其被设置在所述场氧化物下方的所述半导体材料中；电阻前端有源区，其被设置为穿过所述场氧化物与所述阱电阻两端相邻；以及电阻虚设有源区，其被设置为穿过在所述阱电阻的区域中的所述场氧化物，所述电阻虚设有源区在所述衬底上方没有电连接，并且所述电阻虚设有源区具有10％至80％的密度。2.根据权利要求1所述的集成电路，其中所述电阻虚设有源区具有20％至50％的密度。3.根据权利要求1所述的集成电路，其进一步包含在所述电阻虚设有源区中的重掺杂虚设扩散区，所述重掺杂虚设扩散区具有为所述阱电阻中的平均掺杂密度的至少10倍的平均掺杂密度。4.根据权利要求3所述的集成电路，其中所述重掺杂虚设扩散区具有与所述阱电阻相同的导电类型。5.根据权利要求1所述的集成电路，其进一步包含在所述电阻前端有源区和所述电阻虚设有源区的顶表面上的金属硅化物层。6.根据权利要求1所述的集成电路，其中所述电阻虚设有源区被配置为多个矩形，使得每个矩形从与所述阱电阻的一侧相邻延伸到与所述阱电阻的相对一侧相邻。7.一种形成集成电路的方法，所述方法包含：提供衬底，所述衬底包含在所述衬底的顶表面处的半导体材料；在所述衬底上方形成化学机械抛光停止层即CMP停止层；在所述CMP停止层上方形成STI掩膜，所述STI掩膜覆盖所述集成电路的有源区的区域，所述有源区包括在阱电阻的区域中的电阻前端有源区并且包括在所述阱电阻的区域中的电阻虚设有源区，并且所述电阻虚设有源区具有10％至80％的密度；在由所述STI掩膜暴露的区域中去除所述CMP停止层并去除所述衬底的所述半导体材料的一部分，以便在所述衬底中形成250纳米至500纳米深的STI沟槽；在所述STI沟槽中和所述有源区上方的所述CMP停止层上方形成一层沟槽填充介电材料，所述沟槽填充介电材料填充所述STI沟槽；通过CMP工艺将所述沟槽填充介电材料向下平坦化至所述CMP停止层，其中所述CMP工艺从所述CMP停止层上方去除所有的所述沟槽填充介电材料并且不从所述电阻前端有源区和所述电阻虚设有源区去除任何所述半导体材料；去除所述CMP停止层的剩余部分，其中所述STI沟槽中的所述沟槽填充介电材料形成所述集成电路的场氧化物；将阱掺杂剂穿过所述场氧化物注入在所述阱电阻的区域中的所述场氧化物下方的所述衬底的半导体材料中；在阱退火工艺中加热所述衬底来激活所述阱掺杂剂以形成所述阱电阻；以及形成穿过所述电阻前端有源区向所述阱电阻提供电连接的接触件，其中所述电阻虚设有源区在所述衬底之上没有电连接。8.根据权利要求7所述的方法，其中所述电阻虚设有源区具有20％至50％的密度。9.根据权利要求7所述的方法，其进一步包含：在所述衬底和所述场氧化物上方形成虚设区域注入掩膜以暴露所述电阻虚设有源区；当所述虚设区域注入掩膜处于适当位置时在所述电阻虚设有源区中注入源/漏掺杂剂；随后去除所述虚设区域注入掩膜；以及执行退火操作来激活所述源/漏掺杂剂以形成所述电阻虚设有源区中的重掺杂虚设扩散区，所述重掺杂虚设扩散区具有为所述阱电阻中的平均掺...

【专利技术属性】
技术研发人员：S·K·海因里希巴纳，D·P·弗雷特，A·J·察奥，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：美国;US