集成电路裸片和电子器件制造技术

本实用新型专利技术提供了一种集成电路裸片和电子器件，该集成电路裸片包括形成在半导体衬底中的多个晶体管，这些晶体管的本体区在该半导体衬底的掺杂阱区上。阈值检测器基于半导体衬底的温度是高于还是低于阈值温度而对掺杂阱区选择性地施加第一电压或第二电压。

【技术实现步骤摘要】

本披露涉及集成电路裸片领域，并且更具体地，涉及感测集成电路裸片的温度。
技术介绍
许多类型的电子器件包括集成电路裸片。集成电路裸片可以包括数百万甚至数十亿个晶体管。随着晶体管数量的增加，所以集成电路裸片的功耗也可能增加。手持式或其他便携式电子器件通常由一个或多个电池供电。功耗的速率越高，电池耗尽得越快。因此，已设计许多方案来降低功耗的速率。减少电子器件中的功耗的一种方式是降低操作电压。在包括SRAM阵列的器件中，SRAM阵列的最小操作电压能够成为降低操作电压的限制因素。这是因为，在低电压时，半导体衬底的温度可能影响SRAM的读取和写入操作的可靠性。具体而言，关于温度和操作电压，SRAM位单元针对读取操作和写入操作可能具有冲突的要求。每个SRAM位单元通常包括NMOS晶体管和PMOS晶体管两者。NMOS晶体管和PMOS晶体管两者的阈值电压随着温度的降低而增加。较高的温度会导致在读取操作期间故障增加(即，破坏性读取)，或在从SRAM位单元的读取操作期间所存储数据的翻转。相反地，较低的温度会导致在写入操作期间故障增加。温度的这种影响通常在SRAM位单元的低电压操作最显著。
技术实现思路
本公开的实施方式的目的是提供一种集成电路裸片和电子器件，以至少部分地解决现有技术中的上述问题。根据本公开的一个方面，提供了一种集成电路裸片，包括：半导体衬底；掺杂阱区，所述掺杂阱区在所述半导体衬底中；多个晶体管，所述多个晶体管具有定位在所述掺杂阱区中的多个本体区；阈值检测器，所述阈值检测器感测所述半导体衬底的温度，并且如果所述温度高于阈值温度则对所述掺杂阱区施加第一偏置电压，并且如果所述温度低于所述阈值温度则对所述掺杂阱区施加第二偏置电压。优选地，所述多个晶体管包括SRAM存储器阵列的位单元。优选地，所述第一偏置电压是接地而所述第二偏置电压是所述集成电路裸片的正电源电压。优选地，所述阈值检测器基于一个或多个MOS晶体管的阈值电压的变化而感测所述温度。优选地，所述阈值检测器包括：输出端子，所述输出端子基于所述温度向所述掺杂阱区供应所述第一偏置电压或所述第二偏置电压；第一NMOS晶体管，所述第一NMOS晶体管具有连接至所述输出端子的漏极端子；以及第一PMOS晶体管，所述第一PMOS晶体管具有连接至所述输出端子的漏极端子。优选地，所述阈值检测器包括第一电流路径，所述第一电流路径包括：第一电流源，所述第一电流源被配置为用于产生第一电流；第二NMOS晶体管，所述第二NMOS晶体管传递所述第一电流；以及第三NMOS晶体管，所述第三NMOS晶体管具有耦接至所述第二NMOS晶体管的源极端子的漏极端子并且传递所述第一电流，所述第三NMOS晶体管的源极端子耦接至所述第一NMOS晶体管的栅极端子。优选地，温度的变化引起所述第一NMOS晶体管的栅极电压变化，所述栅极电压变化是所述第二NMOS晶体管的阈值电压的变化的两倍大。优选地，所述集成电路裸片进一步包括：多个晶体管，所述多个晶体管包括相互串联耦接的数量为N的NMOS晶体管并且使所述第一NMOS晶体管的所述栅极端子耦接至所述串联的晶体管中的一个晶体管的漏极，以随着所述温度变化在所述第一NMOS晶体管的所述栅极端子上引起N*VTh的电压变化。优选地，所述阈值检测器包括第二电流路径，所述第二电流路径包括：第二电流源，所述第二电流源被配置为用于产生第二电流；以及第二PMOS晶体管，所述第二PMOS晶体管传递所述第二电流，所述第二PMOS晶体管具有耦接至所述第一PMOS晶体管的栅极端子的漏极端子和栅极端子。优选地，所述阈值检测器包括耦接至所述第一电流路径的第四NMOS晶体管，所述第四NMOS晶体管具有栅极端子，所述栅极端子接收引起所述阈值温度的滞后效应的逻辑信号。优选地，所述阈值检测器包括：第二输出端；以及多个反相器，所述多个反相器串联耦接在所述输出端子和所述第二输出端之间。优选地，所述半导体衬底是FDSOI半导体衬底，所述FDSOI半导体衬底包括：第一半导体材料层，所述第一半导体材料层包括所述掺杂阱区；电介质材料层，所述电介质材料层被定位在所述第一半导体材料层上；以及第二半导体材料层，所述第二半导体材料层被定位在所述电介质材料层上，所述晶体管的沟道区被定位在所述第二半导体材料层中。根据本公开的另一方面，提供了一种电子器件，包括：半导体衬底，所述半导体衬底包括：第一半导体材料层，所述第一半导体材料层具有掺杂阱区；掩埋电介质层，所述掩埋电介质层被定位在所述第一半导体材料层上；以及第二半导体材料层，所述第二半导体材料层被定位在所述掩埋电介质层上；多个阵列晶体管，所述多个阵列晶体管具有：多个本体区，所述多个本体区被定位在所述掺杂阱区中；以及多个沟道区，所述多个沟道区被定位在所述第二半导体材料层中；阈值检测器，所述阈值检测器在所述半导体衬底的温度低于第一阈值温度时向所述掺杂阱区输出第一本体偏置电压并且在所述温度增加超出所述第一阈值温度时向所述掺杂阱区输出第二本体偏置电压。优选地，所述第一本体偏置电压是高电源电压而所述第二本体偏置电压是接地。优选地，在所述阈值检测器向所述掺杂阱区输出所述第二本体偏置电压之后，所述阈值检测器在所述半导体衬底的所述温度降低到低于第二阈值温度时向所述掺杂阱区输出所述第一本体偏置电压，所述第二阈值温度低于所述第一阈值温度。一个实施例是一种集成电路裸片，该集成电路裸片通过检测该集成电路裸片的半导体衬底的温度并且基于该半导体衬底的温度是高于还是低于阈值温度而对SRAM阵列的晶体管的本体区选择性地施加第一偏置电压或第二偏置电压来补偿温度变化对该SRAM阵列的操作的影响。以这种方式，可以基于该半导体衬底的温度是高于还是低于阈值温度而对这些晶体管的本体区选择性地施加适当的本体偏置电压。这可以通过减少SRAM的读取和写入操作过程中的错误来提高SRAM的可靠性。在一个实施例中，该集成电路裸片包括半导体衬底、被定位在该半导体衬底中的掺杂阱区以及SRAM阵列，该SRAM阵列包括具有定位在该掺杂阱区中的本体区的多个晶体管。此外，该掺杂阱区可以共用于包括平面型并且鳍式FET器件的全耗尽绝缘体上硅(FDSOI)技术中的SRAM阵列的NMOS器件和PMOS器件。该集成电路裸片进一步包括阈值温度检测器，该阈值温度检测器检测该掺杂阱区的温度，并且在该半导体衬底低于阈值温度时向该掺杂阱区提供高电源电压并且在该半导体衬底高于该掺杂阱区时向该掺杂阱区提供接地电压。在一个实施例中，该阈值温度检测器包括以检测安排在高电源电压与接地之间耦接在一起的多个晶体管。该检测电路的输出节点基于这些晶体管的阈值电压而输出高电源电压或接地。由于这些晶体管的阈值电压随温度而变化，因此当该半导体衬底的温度变化时，这些晶体管的阈值电压也发生变化。当温度跨过阈值温度时，视情况而定，该输出节点被强制达到高电源电压或接地。以这种方式，该温度检测电路基于阈值温度而输出高电源电压或接地。基于阈值温度选择性地施加本体偏置电压的原理也扩展到SRAM以外的应用。附图说明图1是根据一个实施例的集成电路裸片上的电路的框图。图2是根据一个实施例的SRAM位单元的示意图。图3是根据一个实施例的包括半导体衬底和晶体管的集成电路裸片的横截面。图4是根据一个实施例本文档来自技高网...

【技术保护点】
一种集成电路裸片，其特征在于，包括：半导体衬底；掺杂阱区，所述掺杂阱区在所述半导体衬底中；多个晶体管，所述多个晶体管具有定位在所述掺杂阱区中的多个本体区；阈值检测器，所述阈值检测器感测所述半导体衬底的温度，并且如果所述温度高于阈值温度则对所述掺杂阱区施加第一偏置电压，并且如果所述温度低于所述阈值温度则对所述掺杂阱区施加第二偏置电压。

【技术特征摘要】
2015.06.30 US 14/788,7141.一种集成电路裸片，其特征在于，包括：半导体衬底；掺杂阱区，所述掺杂阱区在所述半导体衬底中；多个晶体管，所述多个晶体管具有定位在所述掺杂阱区中的多个本体区；阈值检测器，所述阈值检测器感测所述半导体衬底的温度，并且如果所述温度高于阈值温度则对所述掺杂阱区施加第一偏置电压，并且如果所述温度低于所述阈值温度则对所述掺杂阱区施加第二偏置电压。2.如权利要求1所述的集成电路裸片，其特征在于，所述多个晶体管包括SRAM存储器阵列的位单元。3.如权利要求2所述的集成电路裸片，其特征在于，所述第一偏置电压是接地而所述第二偏置电压是所述集成电路裸片的正电源电压。4.如权利要求1所述的集成电路裸片，其特征在于，所述阈值检测器基于一个或多个MOS晶体管的阈值电压的变化而感测所述温度。5.如权利要求1所述的集成电路裸片，其特征在于，所述阈值检测器包括：输出端子，所述输出端子基于所述温度向所述掺杂阱区供应所述第一偏置电压或所述第二偏置电压；第一NMOS晶体管，所述第一NMOS晶体管具有连接至所述输出端子的漏极端子；以及第一PMOS晶体管，所述第一PMOS晶体管具有连接至所述输出端子的漏极端子。6.如权利要求5所述的集成电路裸片，其特征在于，所述阈值检测器包括第一电流路径，所述第一电流路径包括：第一电流源，所述第一电流源被配置为用于产生第一电流；第二NMOS晶体管，所述第二NMOS晶体管传递所述第一电流；以及第三NMOS晶体管，所述第三NMOS晶体管具有耦接至所述第二NMOS晶体管的源极端子的漏极端子并且传递所述第一电流，所述第三NMOS晶体管的源极端子耦接至所述第一NMOS晶体管的栅极端子。7.如权利要求6所述的集成电路裸片，其特征在于，温度的变化引起所述第一NMOS晶体管的栅极电压变化，所述栅极电压变化是所述第二NMOS晶体管的阈值电压的变化的两倍大。8.如权利要求6所述的集成电路裸片，其特征在于，进一步包括：多个晶体管，所述多个晶体管包括相互串联耦接的数量为N的NMOS晶体管并且使所述第一NMOS晶体管的所述栅极端子耦接至所述串联的晶体管中的一个晶体管的漏极，以随着所述温度变化在所述第一NMOS晶体管的所述栅极端子上引起N*VTh的电压变化。9....

【专利技术属性】
技术研发人员：A·沙布拉，
申请(专利权)人：意法半导体国际有限公司，
类型：新型
国别省市：荷兰;NL