一种MOSFET结构及其制造方法技术

本发明专利技术提供了一种MOSFET结构及其制作方法。该方法包括：a.提供衬底，在衬底上形成源/漏区、伪栅堆叠、侧墙、和层间介质层；b.去除所述伪栅堆叠以形成伪栅空位；c.对通过伪善空位暴露出的衬底进行刻蚀，形成衬底空腔；d.进行氧离子注入，在所述衬底空腔中形成穿通阻挡层，所述穿通阻挡层为衬底材料的氧化物；e.在所述穿通阻挡层上方填充沟道材料，所述沟道材料顶部与所述源漏区顶部平齐；f.在所述沟道材料中形成沟道；g.在所述伪栅空位中形成栅极结构。本发明专利技术在沟道下方形成衬底材料氧化物代替重掺杂的衬底区域形成穿通阻挡层，在提高器件性能的同时有效的降低了工艺成本。

【技术实现步骤摘要】

本专利技术涉及半导体领域，更具体地，涉及一种MOSFET结构及其制造方法。技术背景随着半导体行业的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。相应地，为了提高MOSFET(金属氧化物半导体场效应晶体管)器件的性能，需要进一步减少MOSFET器件的栅长。然而随着栅长持续减小，减少到接近源极和漏极的耗尽层的宽度，例如小于40nm时，将会产生较严重的短通道效应(shortchanneleffect或简写为SCE)，例如沟道穿通效应(Channelpunch-througheffect)。当沟道穿通，使源/漏间的势垒显著降低，则从源往沟道即注入大量载流子，并漂移通过源-漏间的空间电荷区、形成一股很大的电流；此电流的大小将受到空间电荷的限制，是所谓空间电荷限制电流。这种空间电荷限制电流是与栅压控制的沟道电流相并联的，因此沟道穿通将使得通过器件的总电流大大增加；并且在沟道穿通情况下,即使栅电压低于阈值电压，源-漏间也会有电流通过。这种效应是在小尺寸场效应晶体管中有可能发生的一种效应，且随着沟道宽度的进一步减小，其对器件特性的影响也越来越显著。现有方案一般是通常采用对沟道下方的衬底进行重掺杂来抑制沟道穿通效应。目前通用的掺杂方法是离子注入形成所需重掺杂区，通常，为了能有效的抑制源漏穿通，所引入的掺杂离子是与晶体管的衬底掺杂类型相反的杂质离子。例如，对于N型器件，形成穿通阻挡层的离子可以是三族杂质元素离子，例如硼离子，对于P型器件，形成穿通阻挡层的离子可以是五族杂质元素离子，例如磷离子。然而，由于离子注入形成的杂质分布区与未掺杂区域之间不具有明显的界限，很容易在穿通阻挡层上方的沟道区中引入杂质离子，一方面，上述杂质离子能够改变沟道的掺杂浓度，影响晶体管的阈值电压，另一方面，也会在沟道中引入杂质和缺陷，降低载流子的迁移率，降低器件性能。
技术实现思路
为了克服现有技术的缺陷，本专利技术提供了一种MOSFET结构及其制作方法，有效抑制了器件的源漏穿通，提高了器件性能。具体地，该方法包括：a.提供衬底，在衬底上形成源/漏区、伪栅堆叠、侧墙和层间介质层；b.去除所述伪栅堆叠以形成伪栅空位；c.对通过伪善空位暴露出的衬底进行刻蚀，形成衬底空腔；d.进行氧离子注入，在所述衬底空腔中形成穿通阻挡层，所述穿通阻挡层为衬底材料的氧化物；e.在所述穿通阻挡层上方填充沟道材料，所述沟道材料顶部与所述源漏区顶部平齐；f.在所述沟道材料中形成沟道；g.在所述伪栅空位中形成栅极结构。其中，在步骤c中，所述衬底空腔的深度大于沟道的厚度且小于源漏区的厚度。其中，衬底空腔的深度为3nm-20nm。其中，所述步骤d在步骤c之前且在步骤b之后执行。其中，所述衬底的材料为硅、锗或硅锗。相应的，本专利技术还提供了与上述MOSFET制造方法对应的MOSFET结构，其特征在于，包括：衬底、位于所述衬底上方的栅极结构；位于栅极结构两侧的衬底中的源漏区；位于所述栅极结构下方的衬底中的沟道；位于所述沟道下方的穿通阻挡层；所述穿通阻挡层为衬底材料的氧化物，通过氧离子注入的方式形成。其中，所述沟道的厚度小于源漏区的厚度的一半。其中，衬底沟道的厚度的范围为3nm-20nm。其中，所述衬底的材料为硅、锗或硅锗。根据本专利技术提供的MOSFET结构及其制造方法，在够到下方形成衬底材料氧化物代替重掺杂的衬底区域形成穿通阻挡层。衬底氧化物能够有效的阻挡源漏穿通效应，抑制穿通电流，具有SOI衬底的优良性能，同时其制造工艺简单，制造成本远远低于SOI半导体器件，在提高器件性能的同时有效的降低了工艺成本。附图说明图1至图8示意性地示出了形成根据本专利技术的制造方法各阶段半导体结构的剖面图。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术的实施例作详细描述。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。在下文中描述了本专利技术的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本专利技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本专利技术。例如，衬底100的半导体材料可以选自IV族半导体，如Si或Ge，或III-V族半导体，如GaAs、InP、GaN、SiC，或上述半导体材料的叠层。本专利技术提供了一种MOSFET结构，包括：衬底100、位于所述衬底100上方的栅极结构110、位于栅极结构110两侧的衬底100中的源漏区101、位于所述栅极结构110下方的衬底100中的沟道109、位于所述沟道109下方的穿通阻挡层107、所述穿通阻挡层107为衬底材料的氧化物，通过氧离子注入的方式形成。其中，所述衬底100包括硅衬底(例如硅晶片)。其中，衬底100可以包括各种掺杂配置。其他实施例中衬底100还可以包括其他基本半导体，例如锗或化合物半导体，例如碳化硅、砷化镓、砷化铟或者磷化铟。典型地，衬底100可以具有但不限于约几百微米的厚度，例如可以在400um-800um的厚度范围内。所述栅极结构110包括栅极介质层、功函数调节层、栅极金属层、和一对位于该栅极叠层两侧的绝缘介质侧墙。栅介质层优选材料为氮氧化硅，也可为氧化硅或高K材料。其等效氧化厚度为0.5nm～5nm。栅极金属层可以只为金属栅极，也可以为金属/多晶硅复合栅极，其中多晶硅上表面上具有硅化物。优选的，所述沟道109的厚度小于源漏区101的厚度的一半，在本专利技术的一个实施例中，所述衬底沟道109的厚度的范围为3nm-20nm。优选的，在本实施例中，采用硅、锗、或硅锗材料中的任意一种作为衬底100，而不采用三五族材料或其他半导体材料作为衬底100的材料，这是由于硅、锗及硅锗材料对应的氧化物为氧化硅、氧化锗，与现有的半导体制造工艺兼容。下面结合附图对本专利技术的制作方法进行详细说明，包括以下步骤。需要说明的是，本专利技术各个实施例的附图仅是为了示意的目的，因此没有必要按比例绘制。首先提供衬底，并在所述衬底上形成栅极介质层。所述栅极介质层可以是热氧化层，包括氧化硅、氮氧化硅；也可为高K介质，例如HfAlON、HfSiAlON、HfTaAlON、HfTiAlON、HfON、HfSiON、HfTaON、HfTiON、Al2O3、La2O3、ZrO2、LaAlO中的一种或其组合，栅极介质层的厚度可以为1nm-10nm，例如3nm、5nm或8nm。可以采用热氧化、化学气相沉积(CVD)或原子层沉积(ALD)等工艺来形成栅极介质层。接下来，在所述栅极介质层上形成伪栅结构102。所述伪栅结构102可以是单层的，也可以是多层的。伪栅结构102可以包括聚合物材料、非晶硅、多晶硅或TiN，厚度可以本文档来自技高网...

【技术保护点】
一种MOSFET制造方法，其特征在于，包括以下步骤：a.提供衬底(100)，在衬底(100)上形成源/漏区(101)、伪栅堆叠(102)、侧墙(104)和层间介质层(105)；b.去除所述伪栅堆叠(102)以形成伪栅空位；c.对通过伪善空位暴露出的衬底(100)进行刻蚀，形成衬底空腔(106)；d.进行氧离子注入，在所述衬底空腔(106)中形成穿通阻挡层(107)，所述穿通阻挡层(107)为衬底材料的氧化物；e.在所述穿通阻挡层(107)上方填充沟道材料(108)，所述沟道材料(108)顶部与所述源漏区(101)顶部平齐；f.在所述沟道材料(108)中形成沟道(109)；g.在所述伪栅空位中形成栅极结构(110)。

【技术特征摘要】
1.一种MOSFET制造方法，其特征在于，包括以下步骤：a.提供衬底(100)，在衬底(100)上形成源/漏区(101)、伪栅堆叠(102)、侧墙(104)和层间介质层(105)；b.去除所述伪栅堆叠(102)以形成伪栅空位；c.对通过伪善空位暴露出的衬底(100)进行刻蚀，形成衬底空腔(106)；d.进行氧离子注入，在所述衬底空腔(106)中形成穿通阻挡层(107)，所述穿通阻挡层(107)为衬底材料的氧化物；e.在所述穿通阻挡层(107)上方填充沟道材料(108)，所述沟道材料(108)顶部与所述源漏区(101)顶部平齐；f.在所述沟道材料(108)中形成沟道(109)；g.在所述伪栅空位中形成栅极结构(110)。2.根据权利要求1所述的MOSFET制造方法，其特征在于，在步骤c中，所述衬底空腔(106)的深度大于沟道(109)的厚度且小于源漏区(101)的厚度。3.根据权利要求2所述的MOSFET制造方法，其特征在于，衬底空腔(106)的深度为3nm-20nm。4.根据权利要求...

【专利技术属性】
技术研发人员：何颖，
申请(专利权)人：何颖，
类型：发明
国别省市：广东;44