一种增加电流开关比的隧穿场效应晶体管制造技术

本发明专利技术属于超大规模集成电路领域中逻辑器件与电路领域，具体为一种增加电流开关比的隧穿场效应晶体管。本发明专利技术中，通过源区与漏区之间设低K介质区增大源区与本征区之间电场，提高开态电流和抑制关态电流。设置掺杂层与衬底形成反偏的PN结，隔离源区—低K介质区—漏区与衬底的接触，降低TFET关态电流。以上提升开态电流与抑制关态的方式可相互组合与叠加。进而本发明专利技术提高了开态电流，并且与传统的CMOS工艺兼容，成本较低，实现了高的电流开关比。

【技术实现步骤摘要】

本专利技术属于超大规模集成电路领域中逻辑器件与电路领域，涉及一种增加开态电流的纵向隧穿TFET器件，具体为一种增加电流开关比的隧穿场效应晶体管。
技术介绍
随着光刻，注入等工艺技术的进步，芯片的集成度越来越高，功耗密度也随之增大；而且随着MOSFET器件的特征尺寸越来越小，短沟效应、GIDL(栅致漏极泄漏电流)等效应变得严重，进一步使关态电流增大。因此，功耗问题是影响大规模集成电路芯片发展的主要阻碍之一。减小器件漏电是降低集成电路功耗的直接手段，比如采用I-MOS(碰撞电离MOSFET)、TFET结构的器件。理论上，TFET器件比传统MOS器件具有更低的关态电流，更小的亚阈值摆幅，并且与传统的CMOS工艺相兼容，这些特点使得TFET应用在未来的集成电路中极具吸引力。TFET(隧穿场效应晶体管)是基于量子力学原理工作的，不同于普通的MOSFET器件依靠载流子的扩散漂移，TFET器件主要依靠带-带隧穿原理工作。通过栅压改变本征区的能带结构，使得载流子能够穿过源区与本征区的势垒。N型TFET，源区接低电位，漏接高电位，栅压增大，可发生电子从源区隧穿到本征区。P型TFET，源区接高电位，漏接低电位，栅压向负方向移动，可发生源区空穴往本征区隧穿。基于隧穿的物理本质，可实现亚阈值摆幅低于MOS的理论极限60mV/dec，而且TFET在关断状态时栅控隧穿消失，仅剩下反偏PIN二极管的漏电，即关态电流非常低。显然，TFET的这种特性有利于其构成的集成电路功耗的降低。最初提出的是横向隧穿TFET器件结构。这种横向隧穿TFET栅电场为垂直方向，而隧穿为由P向I的横向上，实际上纵向栅电场调制能带形成的隧穿仅发生在栅氧表面下很短距离的P-I结内，再往下的P-I结对隧穿导通电流并无贡献。即栅控隧穿面积很小，使得这种结构TFET开态电流比较低。然而，与传统的MOSFET器件相比，TFET的开态电流要小的多，这将会给由TFET器件构成的电路带来极大的延迟，不利于大规模集成，导致其应用受到很大的局限。目前，研究人员依据TFET的工作机理，提出了多种解决TFET开态电流过低的方法：1，采用窄禁带材料(相对于Si的禁带宽度)降低隧穿势垒高度，增加带带隧穿几率，继而增加开态电流。其中漏区、本征区与源区均为SiGe(禁带宽度随Ge的组分升高而下降)材料，虽然窄禁带材料的使用大量增加开态电流，但是采用窄禁带材料会增加本证载流子浓度，增加关态电流。2，利用Ⅲ-Ⅴ族化合物半导体异质结特性降低隧穿有效势垒高度，进而提高隧穿几率，并且，Ⅲ-Ⅴ族化合物半导体的禁带宽度可以通过组分调整得到改变。此时，衬底一般需要Ⅲ-Ⅴ族化合物半导体缓冲层，导致该类型的器件制作与传统的CMOS工艺线不兼容，成本很高。3，采用纵向隧穿方式，增加栅压控制隧穿面积，继而提高开态电流。实现大的开态电流，同时保持低的关态电流TFET，即高开关比的TFET是研究者一致努力的目标，但是，目前实际的隧穿场效应晶体管的关态电流比较大，特别在短沟道情况下，关态电流恶化的严重，这主要是TFET器件中除了栅极控制的隧穿过程外，还存在由漏极控制的隧穿过程。虽然器件在关态时，无栅控隧穿，但如漏极电压过大或者沟道较短，会在源区下部发生由漏极电压控制的源区向本征区隧穿，泄漏电流增大，在使用窄禁带制作的TFET情况下，泄漏电流问题更加严重。实现高电流开关比特性的TFET面临很大的挑战。
技术实现思路
针对上述存在问题或不足，为解决TFET高电流开关的这一问题，本专利技术提供了一种增加电流开关比的隧穿场效应晶体管。该TFET的器件结构如图2所示，包括源区、漏区、栅氧化层、源电极、栅电极、漏电极、侧墙、本征区、导电通道、掺杂层和高阻衬底。栅电极仅能控制隧穿结，即栅电极空间上不覆盖到导电通道。源区与漏区之间设有低K介质区将两者隔离，本征区位于源区之上，且在本征区与漏区不直接相连，两者之间设有一层导电通道；导电通道位于低K介质区之上。源区掺杂浓度1×1018cm-3～1×1020cm-3，漏区掺杂浓度1×1018～1×1019cm-3，导电通道掺杂浓度不超过1×1013cm-3。侧墙设置于栅电极两侧，其介电常数高于SiO2的介电常数。低K介质是指介电常数低于器件有源区介电常数的材料，且为绝缘介质；如真空或SiO2。源区载流子隧穿到本征区经导电通道输运至漏区。掺杂层设置于源区、低K介质区和漏区下方，将高阻衬底与这3者隔离，高阻衬底位于掺杂层下方；掺杂层与高阻衬底掺杂类型相反，形成反偏PN结，该反偏PN结隔断漏区经衬底对源区的控制。掺杂层掺杂浓度不高于高阻衬底掺杂浓度，且均为低掺杂，杂质浓度1015cm-3～1017cm-3，厚度20nm～400nm。进一步的，该TFET还包括一个隔离槽，设置于整个器件的外侧，形成一个相适应的包裹。进一步的，所述导电通道为多晶硅，长度不超过0.1um。进一步的，所述本征区的厚度不超过5nm。进一步的，所述源区、本征区和漏区的材料为Ge、Ⅲ-Ⅴ、Ⅱ-Ⅵ化合物或Si。进一步的，对于N型TFET，源区P型重掺杂，漏区N型重掺杂，此外，源电极接低电位，漏电极接高电位，栅电极接正压确保N型TFET处于正常开启的工作状态。进一步的，对于P型TFET，源区N型重掺杂，漏区P型重掺杂，源电极接高电位，漏电极接低电位，栅电极接负压确保P型TFET处于正常开启的工作状态。进一步的，所述源区不出现绝缘介质。本专利技术TFET器件结构中，低K介质区的使用可以增大源区与本征区之间电场，继而缩短隧穿距离，增大了隧穿几率，从而提高开态电流。与此同时，侧墙采用高K介质同样能够增大源区与本征区之间电场，与低K介质使用目的一致。同时，本专利技术结构可以有效的减弱横向TFET的双极性效应。掺杂层设置在(源区—低K介质区—漏区)与高阻衬底之间，完全隔离开源区—低K介质区—漏区与衬底的接触。对于高阻衬底为P型的情况，利用漏区(N型TFET)或者源区(P型TFET)与N型掺杂层之间的短接，共享高电位，从而使得N型掺杂层与源区(N型TFET)或者漏区(P型TFET)、本征区、P型衬底形成的PN结均为反偏，结果是降低原先器件源区下部由漏极电压控制的隧穿，此时的泄漏电流主要为外延层与源区，漏区形成的反偏PIN电流，从而有效降低了小尺寸情况下隧穿场效应晶体管关态电流，此外，掺杂层可换成宽禁带材料(大于硅禁带宽度，如SiC，且避免该材料与硅接触引入二维电子气或极化电荷，则将会进一步降低反偏PN结电流)。本专利技术抑制关态通过：方式一，利用额外生长的一层掺杂层与衬底形成反偏的PN结，对漏极控制源区向本征区隧穿进行抑制，以降低TFET的关态电流，对于不同掺杂类型的衬底，该掺杂层杂质类型要与衬底相反，同时衬底的电位确保该PN结反偏；方式二，器件侧面的隔离槽阻断器件之间的漏电路径；方式三，器件的源漏之间除了必要的导电通路，其余均填充绝缘介质，抑制器件内部的漏电路径。以上提升开态电流与抑制关态的方式可以相互组合与叠加，从而实现高的电流开关比，获得最优的结果。本专利技术与现有的隧穿TFET器件基本结构相比，仅需PIN结构制作前在P型衬底上生长一N型掺杂层(或在N型衬底上生长一P型掺杂层)，而且外延生长可以不需要掩膜板，工艺简单，成本低。与现有的隧穿TFET器本文档来自技高网...

【技术保护点】
一种增加电流开关比的隧穿场效应晶体管，包括源区、漏区、栅氧化层、源电极、栅电极、漏电极、侧墙、本征区、导电通道、掺杂层和高阻衬底，其特征在于：栅电极仅能控制隧穿结，即栅电极空间上不覆盖到导电通道；源区与漏区之间设有低K介质区将两者隔离，本征区位于源区之上，且在本征区与漏区不直接相连，两者之间设有一层导电通道；导电通道位于低K介质区之上；源区掺杂浓度1×1018cm‑3～1×1020cm‑3，漏区掺杂浓度1×1018～1×1019cm‑3，导电通道掺杂浓度不超过1×1013cm‑3；侧墙设置于栅电极两侧，其介电常数高于SiO2的介电常数；低K介质是指介电常数低于器件有源区介电常数的材料，且为绝缘介质；源区载流子隧穿到本征区经导电通道输运至漏区；掺杂层设置于源区、低K介质区和漏区下方，将高阻衬底与这3者隔离，高阻衬底位于掺杂层下方；掺杂层与高阻衬底掺杂类型相反，形成反偏PN结，该反偏PN结隔断漏区经衬底对源区的控制；掺杂层掺杂浓度不高于高阻衬底掺杂浓度，且均为低掺杂，杂质浓度1015cm‑3～1017cm‑3，厚度20nm～400nm。

【技术特征摘要】
1.一种增加电流开关比的隧穿场效应晶体管，包括源区、漏区、栅氧化层、源电极、栅电极、漏电极、侧墙、本征区、导电通道、掺杂层和高阻衬底，其特征在于：栅电极仅能控制隧穿结，即栅电极空间上不覆盖到导电通道；源区与漏区之间设有低K介质区将两者隔离，本征区位于源区之上，且在本征区与漏区不直接相连，两者之间设有一层导电通道；导电通道位于低K介质区之上；源区掺杂浓度1×1018cm-3～1×1020cm-3，漏区掺杂浓度1×1018～1×1019cm-3，导电通道掺杂浓度不超过1×1013cm-3；侧墙设置于栅电极两侧，其介电常数高于SiO2的介电常数；低K介质是指介电常数低于器件有源区介电常数的材料，且为绝缘介质；源区载流子隧穿到本征区经导电通道输运至漏区；掺杂层设置于源区、低K介质区和漏区下方，将高阻衬底与这3者隔离，高阻衬底位于掺杂层下方；掺杂层与高阻衬底掺杂类型相反，形成反偏PN结，该反偏PN结隔断漏区经衬底对源区的控制；掺杂层掺杂浓度不高于高阻衬底掺杂浓度，且均为低掺杂，杂质浓度1015cm-3～1017cm-3，厚度20nm～400nm。2.如权利要求1所述增加电流开关比的隧穿场效应晶体管，其特征在于：还包括一个隔离槽，设置于整个器...

【专利技术属性】
技术研发人员：王向展，曹建强，马阳昊，夏琪，李竟春，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川;51