一种具有P型埋层的积累型DMOS制造技术

本发明专利技术属于功率半导体技术领域，特别涉及一种具有P型埋层的积累型DMOS。本发明专利技术的一种具有P型埋层结构的积累型DMOS，其特征在于通过引入积累型区域，降低阈值电压和导通电阻；该结构体内有P型埋层，可以在体内场板的基础上进一步优化横向电场，提高器件的击穿电压；槽型栅电极底部采用的厚氧结构，栅漏电容可以得到有效的降低。采用本发明专利技术可以在反向击穿电压相同的情况下，具有较小的阈值电压、较小的导通电阻等优良特性。

【技术实现步骤摘要】

本专利技术属于功率半导体
，特别涉及一种具有P型埋层的积累型DMOS。
技术介绍
功率MOS器件的发展是在MOS器件自身优点的基础上，努力提高耐压和降低损耗的过程。功率DMOS是在MOS集成电路工艺基础上发展起来的新一代电力电子开关器件，在微电子工艺基础上实现电子设备高功率大电流的要求。功率MOSFET是多子导电器件，具有开关速度快、输入阻抗高、易驱动等优点。理想的MOS应具有较低的导通电阻、开关损耗和较高的阻断电压。但是导通电阻和击穿电压、导通电阻和开关损耗之间存在着牵制作用，限制了功率MOS的发展。为了提高功率MOSFET的性能，国外提出了分栅结构(Split-gate)等新型结构。Split-gate结构可利用其第一层多晶层(Shield)作为“体内场板”来降低漂移区的电场，所以Split-gate结构通常具有更低的导通电阻和更高的击穿电压，并可用于较高电压(20V-250V)的TRENCH MOS产品。虽然国内外公司在优化导通电阻和栅电荷方面取得了较大的进展，但是近年来，激烈的市场竞争对器件的性能要求越来越高，所以如何采用先进的MOSFET结构设计同时降低器件Rds(on)及Qg仍然是各个厂家努力的方向。本专利技术提出的结构可以进一步改善器件的通态损耗和开关损耗。
技术实现思路
本专利技术针对上述问题，提出一种在DMOS中引入积累型区域，同时结合体内场板和P型埋层的优点，使得DMOS的阈值电压较低、导通电阻较小且栅漏电容较小的具有P型埋层的积累型DMOS。本专利技术的技术方案：一种具有P型埋层结构的积累型DMOS，包括从下至上依次层叠设置的金属化漏极1、N+衬底2、N-漂移区3和金属化源极12；所述N-漂移区3上层具有N-型轻掺杂区8、P型掺杂区9、P+重掺杂区10和N+重掺杂区11；所述P+重掺杂区10和N+重掺杂区11的上表面与金属化源极12接触，所述N+重掺杂区11位于两侧的P+重掺杂区10之间并与其相互接触；所述P型掺杂区9位于P+重掺杂区10的正下方并与其相互接触；所述N-型轻掺杂区8位于N+重掺杂区11的正下方并与其相互接触；所述N-漂移区3还具有槽型栅电极和体内场板6，所述槽型栅电极沿垂直方向依次贯穿N+重掺杂区11和N-型轻掺杂区8后延伸入N-漂移区3中；所述槽型栅电极由栅氧化层51和位于栅氧化层51中的栅电极4组成，其中栅氧化层51的上表面与金属化源极12接触，栅氧化层5的底部形成厚氧化层；所述体内场板6沿垂直方向依次贯穿P+重掺杂区10和P型掺杂区9后延伸入N-漂移区3中；所述体内场板6的上表面与金属化源极12接触，体内场板6的侧面和底部被氧化层5包围；其特征在于，所述N-漂移区3中还包括多个浮空的P型埋层7，所述P型埋层7位于栅氧化层51和氧化层5的正下方；当器件正向导通时，栅电极4接正电位，金属化漏极1接正电位，金属化源极12接零电位；当器件反向阻断时，栅电极4和金属化源极12短接且接零电位，金属化漏极1接正电位。进一步的，所述氧化层5采用的材料为二氧化硅或者二氧化硅和氮化硅的复合材料。进一步的，所述栅电极4采用的材料为多晶硅。进一步的，所述体内场板6采用的材料为多晶硅或者金属。本专利技术的有益效果为，具有阈值电压较小、导通电阻进一步优化、以及较小的栅漏电容等优良特性。附图说明图1是本专利技术提供的一种具有P型埋层的积累型DMOS的剖面结构示意图；图2是本专利技术提供的一种具有P型埋层的积累型DMOS在外加零电压时，耗尽线示意图；图3是本专利技术提供的一种具有P型埋层的积累型DMOS外加电压到达阈值电压时的电流路径示意图；图4是不含P型埋层的普通DMOS的积累型DMOS的击穿电流电压图；图5是不含P型埋层的积累型DMO的积累型DMOS的击穿电流电压图；图6是具有P型埋层的积累型DMOS的击穿电流电压图；图7是不含P型埋层的普通DMOS的积累型DMOS的击穿电流路径图；图8是不含P型埋层的积累型DMOS的积累型DMOS的击穿电流路径图；图9是具有P型埋层的积累型DMOS的击穿电流路径图；图10是不含P型埋层的普通DMOS的积累型DMOS的导通电阻图；图11是不含P型埋层的积累型DMOS的积累型DMOS的导通电阻图；图12是具有P型埋层的积累型DMOS的导通电阻图；图13是不含P型埋层的普通DMOS的积累型DMOS的导通电流路径图；图14是不含P型埋层的积累型DMO的导通电流路径图；图15是具有P型埋层的积累型DMOS的导通电流路径图；图16是不含P型埋层的普通DMOS的积累型DMOS的阈值电压图；图17是不含P型埋层的积累型DMOS的积累型DMOS的阈值电压图；图18是具有P型埋层的积累型DMOS的阈值电压图；图19至图28是本专利技术提供的一种具有P型埋层的积累型DMOS的一种制造工艺流程的示意图。具体实施方式下面结合附图对本专利技术进行详细的描述如图1所示，本专利技术的一种具有P型埋层结构的积累型DMOS，包括从下至上依次层叠设置的金属化漏极1、N+衬底2、N-漂移区3和金属化源极12；所述N-漂移区3上层具有N-型轻掺杂区8、P型掺杂区9、P+重掺杂区10和N+重掺杂区11；所述P+重掺杂区10和N+重掺杂区11的上表面与金属化源极12接触，所述N+重掺杂区11位于两侧的P+重掺杂区10之间并与其相互接触；所述P型掺杂区9位于P+重掺杂区10的正下方并与其相互接触；所述N-型轻掺杂区8位于N+重掺杂区11的正下方并与其相互接触；所述N-漂移区3还具有槽型栅电极和体内场板6，所述槽型栅电极沿垂直方向依次贯穿N+重掺杂区11和N-型轻掺杂区8后延伸入N-漂移区3中；所述槽型栅电极由栅氧化层51和位于栅氧化层51中的栅电极4组成，其中栅氧化层51的上表面与金属化源极12接触，栅氧化层5的底部形成厚氧化层；所述体内场板6沿垂直方向依次贯穿P+重掺杂区10和P型掺杂区9后延伸入N-漂移区3中；所述体内场板6的上表面与金属化源极12接触，体内场板6的侧面和底部被氧化层5包围；其特征在于，所述N-漂移区3中还包括多个浮空的P型埋层7，所述P型埋层7位于栅氧化层51和氧化层5的正下方；当器件正向导通时，栅电极4接正电位，金属化漏极1接正电位，金属化源极12接零电位；当器件反向阻断时，栅电极4和金属化源极12短接且接零电位，金属化漏极1接正电位。本专利技术的工作原理为：(1)器件的正向导通本专利技术所提供的一种具有P型埋层的积累型DMOS，其正向导通时的电极连接方式为：槽型栅电极4接正电位，金属化漏极1接正电位，金属化源极12接零电位。当槽型栅电极4为零电压或所加正电压非常小时，由于P型掺杂区9的掺杂浓度大于N-型轻掺杂区8的掺杂浓度，P型掺杂区9和N-型轻掺杂区8所构成的PN结的内建电势会使得P型掺杂区9和栅氧化层5之间的N-型轻掺杂区8耗尽，电子通道被阻断，如图2所示，此时积累型DMOS仍处于关闭状态。随着槽型栅电极4所加正电压的增加，P型掺杂区9和N-型轻掺杂区8所构成的PN结的内建势垒区逐渐缩小。由于N-型轻掺杂区8的存在，器件更容易开启，从而降低了阈值电压。当槽型栅电极4所加正电压等于或大于开启电压之后，由于栅氧化层5侧面处的N-型轻掺杂区8内产生多子电子的积累层，这为多子电流的流动提供了一条低阻通路，导通本文档来自技高网...

【技术保护点】
一种具有P型埋层结构的积累型DMOS，包括从下至上依次层叠设置的金属化漏极(1)、N+衬底(2)、N‑漂移区(3)和金属化源极(12)；所述N‑漂移区(3)上层具有N‑型轻掺杂区(8)、P型掺杂区(9)、P+重掺杂区(10)和N+重掺杂区(11)；所述P+重掺杂区(10)和N+重掺杂区(11)的上表面与金属化源极(12)接触，所述N+重掺杂区(11)位于两侧的P+重掺杂区(10)之间并与其相互接触；所述P型掺杂区(9)位于P+重掺杂区(10)的正下方并与其相互接触；所述N‑型轻掺杂区(8)位于N+重掺杂区(11)的正下方并与其相互接触；所述N‑漂移区(3)还具有槽型栅电极和体内场板(6)，所述槽型栅电极沿垂直方向依次贯穿N+重掺杂区(11)和N‑型轻掺杂区(8)后延伸入N‑漂移区(3)中；所述槽型栅电极由栅氧化层(51)和位于栅氧化层(51)中的栅电极(4)组成，其中栅氧化层(51)的上表面与金属化源极(12)接触，栅氧化层(5)的底部形成厚氧化层；所述体内场板(6)沿垂直方向依次贯穿P+重掺杂区(10)和P型掺杂区(9)后延伸入N‑漂移区(3)中；所述体内场板(6)的上表面与金属化源极(12)接触，体内场板(6)的侧面和底部被氧化层(5)包围；其特征在于，所述N‑漂移区(3)中还包括多个浮空的P型埋层(7)，所述P型埋层(7)位于栅氧化层(51)和氧化层(5)的正下方；当器件正向导通时，栅电极(4)接正电位，金属化漏极(1)接正电位，金属化源极(12)接零电位；当器件反向阻断时，栅电极(4)和金属化源极(12)短接且接零电位，金属化漏极(1)接正电位。...

【技术特征摘要】
1.一种具有P型埋层结构的积累型DMOS，包括从下至上依次层叠设置的金属化漏极(1)、N+衬底(2)、N-漂移区(3)和金属化源极(12)；所述N-漂移区(3)上层具有N-型轻掺杂区(8)、P型掺杂区(9)、P+重掺杂区(10)和N+重掺杂区(11)；所述P+重掺杂区(10)和N+重掺杂区(11)的上表面与金属化源极(12)接触，所述N+重掺杂区(11)位于两侧的P+重掺杂区(10)之间并与其相互接触；所述P型掺杂区(9)位于P+重掺杂区(10)的正下方并与其相互接触；所述N-型轻掺杂区(8)位于N+重掺杂区(11)的正下方并与其相互接触；所述N-漂移区(3)还具有槽型栅电极和体内场板(6)，所述槽型栅电极沿垂直方向依次贯穿N+重掺杂区(11)和N-型轻掺杂区(8)后延伸入N-漂移区(3)中；所述槽型栅电极由栅氧化层(51)和位于栅氧化层(51)中的栅电极(4)组成，其中栅氧化层(51)的上表面与金属化源极(12)接触，栅氧化层(5)的底部形成厚氧化层；所述体内场...

【专利技术属性】
技术研发人员：李泽宏，曹晓峰，陈哲，李爽，陈文梅，林育赐，谢驰，任敏，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川;51