相对于字线补偿源极侧电阻制造技术

提供了一种方法和非易失性存储系统，其中，施加至NAND串的源极端的电压取决于被选择用于感测的非易失性存储元件的位置。这可以在不对NAND串施加体偏压的情况下进行。在一个实施方式的感测操作期间使施加至NAND串的源极端的电压的幅度取决于被选存储器单元的位置(在不施加任何体偏压的情况下)有助于缓解取决于哪个字线被选择的故障。此外，读取通过电压的幅度可以取决于源极线电压或被选存储器单元的位置。

【技术实现步骤摘要】
【国外来华专利技术】优先权要求本申请要求于2015年2月18日提交的题为“Compensating Source Side Resistance Versus Word Line”的美国专利申请No.14/625,363的权益，该申请要求于2014年3月7日提交的题为“Compensating Source Side Resistance Versus Word Line to Balance Failure Bit Count”的美国临时申请61/949,601的权益，上述申请的全部内容通过引用并入本文中。
技术介绍
本公开内容涉及非易失性存储的技术。半导体存储器被用于各种电子装置中。例如，在蜂窝电话、数字摄像机、个人数字助理、移动计算装置、非移动计算装置以及其他装置中使用非易失性半导体存储器。电可擦除可编程只读存储器(EEPROM)和闪速存储器是其中最普遍的非易失性半导体存储器。一些非易失性存储器在与半导体衬底中的沟道区隔离的电荷存储区中存储信息。作为一个示例，浮置栅位于半导体衬底中的沟道区之上并且与该沟道区隔离。浮置栅位于源极区与漏极区之间。控制栅被设置在浮置栅之上并且与浮置栅隔离。通过保持在浮置栅上的电荷的量来控制晶体管的阈值电压。也就是说，通过浮置栅上的电荷水平来控制在晶体管被导通以允许在其源极与漏极之间的传导之前必须施加给控制栅的最小电压量。一些非易失性存储器利用电荷俘获层来存储信息。一个这样的示例是氧化物-氮化物-氧化物(ONO)区，其中，氮化物(例如，SiN)用作存储信息的电荷俘获层。当这样的存储器单元被编程时，电子被存储在电荷俘获层。在一个架构中，存储器单元是NAND串的一部分。NAND串包括漏极侧选择栅和源极侧选择栅之间的一系列存储器单元。漏极侧选择栅可切换地将NAND串的一端连接至位线。源极侧选择栅可切换地将NAND串的另一端连接至公共源极线，公共源极线连接至许多NAND串。非易失性存储器可以具有2D架构或3D架构。近来，已经提出了使用具有成串的存储器单元的3D堆叠式存储器结构的超高密度存储装置。一个这样的存储装置有时被称为位成本可扩展(BiCS)架构。例如，3D NAND堆叠式存储装置可以由交替的导电层和绝缘层形成。在这些层中形成有存储器孔以同时限定许多存储器层。然后，通过用适当的材料填充存储器孔来形成NAND串。直的NAND串在一个存储器孔中延伸，而管状或U形NAND串(P-BiCS)包括存储器单元的一对竖直列，该对竖直列在两个存储器孔中延伸并且通过管道连接来接合。存储器单元的控制栅由导电层提供。可以使用其他技术来形成3D NAND。附图说明在不同的附图中，相同编号的元素指的是共同的部件。图1是NAND串的电路表示；图2是3D堆叠式非易失性存储器装置的透视图；图3A描绘了图2的包括U形NAND串的块BLK0的实施方式；图3B描绘了图3A的NAND串的SetA0的图3A的3D非易失性存储器装置的块的截面图；图4A描绘了图2的包括直的NAND串的块BLK0的实施方式；图4B描绘了图4A的具有直的串的3D非易失性存储器装置的块的截面图；图4C描绘了具有直的串的3D非易失性存储器装置的块的截面图；图5A描绘了图3B的列C0的示出了漏极侧选择栅SGD0和存储器单元MC6,0的区域669的近视图；图5B描绘了图5A的列C0的截面图；图5C描绘了一个实施方式的硅竖直NAND沟道与位线和源极线之间的电连接；图6描绘了形成在衬底上的NAND串的截面图；图7描绘了存储器阵列中的示例块；图8是使用单行/列解码器和读/写电路的非易失性存储器系统的框图；图9是描绘感测块的一个实施方式的框图；图10A描绘了在编程操作期间施加至存储元件的控制栅的电压波形；图10B描绘了在编程验证操作期间施加至存储元件的控制栅的电压波形；图10C描绘了在读取操作期间施加至存储元件的控制栅的电压波形；图11A是描述用于对非易失性存储器进行编程的方法的一个实施方式的流程图；图11B示出了在每个存储器单元以四个物理状态存储两位数据时用于存储器单元阵列的示例性阈值电压分布；图11C和图11D描绘了根据一个实施方式的两轮次编程序列；图12A示出了源极侧电阻模型；图12B示出了针对一个实施方式的与被选字线相对的“源极侧电压”；图13是描绘了在感测操作期间施加至公共源极线的电压关于被选存储器单元的位置的依赖性的一个实施方式的图；图14是描绘用于感测存储器单元的过程的一个实施方式的流程图；图15是示出与被选存储器单元距NAND串的源极端的距离相对的公共源极线电压和读取通过电压的一个实施方式的图；图16A示出了在读取操作期间施加至NAND串的读取通过电压的方案的一个示例；图16B示出了在编程验证操作期间施加至NAND串的读取通过电压的方案的一个示例；图17A是通过存储器单元对感测放大器中的专用电容器放电的速率来测量存储器单元的传导电流的读取操作的过程的一个实施方式的流程图；图17B描绘了在针对图17A的一个实施方式的读取操作期间的信号；图18A是感测已经从位线放电了多少电压的读取操作的过程的一个实施方式的流程图；图18B描绘了读取操作期间的信号，其描绘针对图18A的一个实施方式的读取操作期间的信号；图19A是通过存储器单元对感测放大器中的专用电容器放电的速率来测量存储器单元的传导电流的编程验证操作的过程的一个实施方式的流程图；图19B描绘了在针对图19A的一个实施方式的读取操作期间的信号；图20A是感测已经从位线放电了多少电压的编程验证操作的过程的一个实施方式的流程图；图20B描绘了读取操作期间的信号，其描绘针对图20A的一个实施方式的读取操作期间的信号。具体实施方式提供了一种方法和非易失性存储系统，其中，施加至NAND串的源极端的电压取决于被选择用于感测的非易失性存储元件的位置。在一个实施方式中，这是在不对NAND串进行体偏压的情况下完成的。申请人已经注意到了某些故障取决于在感测操作期间选择了哪个字线。在一个示例中，在被选存储器单元距NAND串的源极端较远时，存在更多的故障。针对这种情况的可能的解释涉及沿NAND串的电阻。在一个实施方式的感测操作期间，使施加至NAND串的源极端的电压的幅度取决于所选择的存储器单元的位置(在没有任何体偏压的情况下)有助于缓解取决于哪个字线被选择的故障。能够实现本文中描述的技术的非易失性存储系统的一个示例是使用NAND串结构的闪速存储器系统，NAND串结构包括布置夹在两个选择栅之间的多个串联的晶体管。串联的晶体管和选择栅被称为NAND串。图1是NAND串的电路表示。图1中描绘的NAND串包括：串联并且夹在(漏极侧)选择栅120与(源极侧)选择栅122之间的四个晶体管100、102、104以及106。选择栅120将NAND串连接至位线111。选择栅122将NAND串连接至源极线128。要注意，尽管在图1中仅描绘了一个NAND串，但是源极线128可以连接至许多不同的NAND串。通过将适当的电压施加至选择线SGD来控制选择栅120。通过将适当的电压施加至选择线SGS来控制选择栅122。晶体管100、102、104及106中的每个晶体管包括控制栅(CG)和电荷存储区(CSR)。例如，晶体管100具有控制栅100CG、本文档来自技高网...

【技术保护点】
一种非易失性存储装置，包括：非易失性存储元件的多个串(NSA0至NSA5；NSB0至NSB5；600)，每个串具有漏极端和源极端；公共源极线(SLA0至SLA2；SLB0至SLBn；128)，其可切换地耦接至所述串中的每个串的所述源极端；多个位线，其中，所述串中的每个串的所述漏极端与所述多个位线中的位线关联；与所述多个串相关联的多个字线(WL0至WL6；WL0至WL5；WL0至WLm‑1)；以及与所述公共源极线和所述多个字线通信的管理电路(850，810，830，860，865)，其中所述管理电路被配置成向所述多个字线中的被选字线施加基准电压(Vcgr)，其中所述管理电路被配置成在向所述被选字线施加所述基准电压的同时向所述公共源极线施加第一电压(Vsrc)，其中所述管理电路被配置成响应于所述基准电压来感测所述多个串上的与所述被选字线关联的相应被选非易失性存储元件的状况，其中所述第一电压的幅度取决于相应串的所述源极端与所述相应被选非易失性存储元件之间的距离，并且与所述多个字线中的哪个字线被选择无关地，所述第一电压对所述串产生相同量的反偏压。

【技术特征摘要】
【国外来华专利技术】2014.03.07 US 61/949,601;2015.02.18 US 14/625,3631.一种非易失性存储装置，包括：非易失性存储元件的多个串(NSA0至NSA5；NSB0至NSB5；600)，每个串具有漏极端和源极端；公共源极线(SLA0至SLA2；SLB0至SLBn；128)，其可切换地耦接至所述串中的每个串的所述源极端；多个位线，其中，所述串中的每个串的所述漏极端与所述多个位线中的位线关联；与所述多个串相关联的多个字线(WL0至WL6；WL0至WL5；WL0至WLm-1)；以及与所述公共源极线和所述多个字线通信的管理电路(850，810，830，860，865)，其中所述管理电路被配置成向所述多个字线中的被选字线施加基准电压(Vcgr)，其中所述管理电路被配置成在向所述被选字线施加所述基准电压的同时向所述公共源极线施加第一电压(Vsrc)，其中所述管理电路被配置成响应于所述基准电压来感测所述多个串上的与所述被选字线关联的相应被选非易失性存储元件的状况，其中所述第一电压的幅度取决于相应串的所述源极端与所述相应被选非易失性存储元件之间的距离，并且与所述多个字线中的哪个字线被选择无关地，所述第一电压对所述串产生相同量的反偏压。2.根据权利要求1所述的非易失性存储装置，其中，当给定被选非易失性存储元件距所述给定被选非易失性存储元件的串的所述源极端越远时，所述第一电压的幅度越低。3.根据权利要求1或2所述的非易失性存储装置，其中，所述管理电路被配置成：在所述管理电路向所述被选字线施加所述基准电压以及向所述公共源极线施加所述第一电压的同时，向所述多个字线中的未选字线施加通过电压(Vread)，其中，施加至所述未选字线的所述通过电压的幅度取决于所述第一电压的幅度。4.根据权利要求1或2所述的非易失性存储装置，其中，所述管理电路被配置成向所述多个字线中的在所述串的所述源极端与所述被选字线之间的未选字线施加第一通过电压(VreadS)，并且被配置成向所述多个字线中的在所述串的所述漏极端与所述被选字线之间的未选字线施加第二通过电压(VreadD或VreadpD)，其中所述第一通过电压和所述第二通过电压具有不同的幅度，其中，所述管理电路被配置成：在所述管理电路向所述被选字线施加所述基准电压以及向所述公共源极线施加所述第一电压的同时，施加所述第一通过电压和所述第二通过电压，其中施加至所述未选字线的所述第一通过电压的幅度取决于所述第一电压的幅度。5.根据权利要求4所述的非易失性存储装置，其中，所述第一通过电压(VreadS)和所述第二通过电压(VreadD)二者的幅度均取决于所述多个字线中的哪个字线被选择。6.根据权利要求1至5中任一项所述的非易失性存储装置，其中，所述基准电压是读取操作期间的读取基准电压(Vra，Vrb，VrC)或者编程验证操作期间的编程验证基准电压(Vva，Vvb，VvC)，其中，对于所述读取操作和所述编程验证操作二者，所述第一电压的幅度关于所述被选非易失性存储元件的位置的依...

【专利技术属性】
技术研发人员：曾怀远，达纳·李，李世钟，迪潘舒·杜塔，阿拉什·阿泽吉，
申请(专利权)人：桑迪士克科技有限责任公司，
类型：发明
国别省市：美国;US