具有电子元件的电子器件和形成工艺制造技术

本发明专利技术涉及具有电子元件的电子器件和形成工艺。在实施例中，形成电子器件的工艺可以包括提供具有第一主侧和至少部分地在沿着第一主侧的半导体衬底内的电子元件的半导体衬底；工艺可以进一步包括减薄半导体衬底以限定沿着与第一主侧相对的第二主侧的第二主表面；选择性移除沿着第二主侧的半导体衬底的一部分以限定具有远端表面的沟槽。工艺可以进一步包括形成邻近沟槽或在沟槽内的特征。特征可以包括掺杂区、导电结构等。在另一个实施例中，电子器件可以包括半导体衬底和沟槽内的导电结构。导电层可以横向围绕沟槽内的支柱。

【技术实现步骤摘要】

本公开涉及电子器件和形成电子器件的工艺，并且更具体地，涉及具有电子元件的电子器件及其形成工艺。
技术介绍
绝缘栅双极型晶体管可以具有物理层，其中发射区、体接触和栅电极沿着衬底的一侧，且集电区沿着相对侧。可以减小晶体管的尺寸以提高器件的性能。已经使用了许多不同的技术以尝试减小晶体管的集电区和体区之间的距离；然而，这种尝试不是最佳的。期望在绝缘栅双极型晶体管中有进一步改进。附图说明本公开以举例的方式示例了实施例并且不限于附图。图1包括工件的一部分的示例，工件的一部分包括半导体衬底、阱区、焊垫层、栅电层、栅电极和场隔离区。图2包括在形成层间介质层之后的图1的工件的示例。图3包括在形成接触开口和保护层之后的图2的工件的示例。图4包括在施加保护层和减薄半导体衬底背侧之后的图3的工件的示例。图5包括在图形化半导体衬底的背侧以限定沟槽之后的图4的工件的示例。图6包括在沿着半导体衬底的背侧并邻近沟槽的远端表面形成掺杂区之后的图5的工件的示例。图7包括在施加保护层和形成互连之后的图6的工件的示例。图8包括在形成钝化层和导电垫片之后的图7的工件的示例。图9包括在施加保护层、进一步减薄半导体衬底以及沿着半导体衬底的背侧形成导电层之后的图8的工件的示例。图10包括在将工件放在基板贴装上以及移除保护层之后的图9的工件的示例。图11包括依据可选择的实施例在图形化半导体衬底的背侧以限定沟槽内具有支柱的沟槽之后的工件的一部分的示例。图12包括表明沟道内的示例的、非限制形状的支柱的图11的工件的放大部分的示例。图13包括表明用于电子器件的一部分的示例的、非限制性的布局的图11的工件的示例。图14包括在沿着半导体衬底的背侧并邻近沟槽的远端表面形成掺杂区之后的图11的工件的示例。图15包括在形成沟槽内的导电层之后的图14的工件的示例。本领域技术人员应意识到图中的要素用于简单和清楚的说明并且没必要按比例绘图。例如，可以使图中的一些要素的尺寸相对于其他要素增大以帮助提高对本专利技术的实施例的理解。具体实施方式以下的描述结合图被提供以帮助对本文公开的教导的理解。以下的讨论将集中于教导的实施例和具体实现。该焦点提供以帮助描述教导并且不应当解释为对教导的范围或适用性的限制。然而，其他实施例可以基于本申请中公开的教导使用。术语“正常操作”和“正常操作状态”指的是在此条件下电子元件或器件设计为操作的条件。这些条件可以从关于电压、电流、电容、电阻或其他电学参数的其他信息或数据表获得。因此，正常操作不包括在远远超出它的设计限值下操作电子元件或器件。术语“功率晶体管”指的是设计为当晶体管处于关断状态时晶体管的源和漏或晶体管的发射极和集电极之间的电压差保持至少50V的晶体管。例如，当晶体管处于关断状态时，在没有结击穿或其他不期望的状况发生的情况下，源和漏之间保持50V。术语“包括”、“包含”、“具有”或它们的其他变形，意在覆盖非排他性的包括。例如包含一系列特征的方法、物品或设备不需要仅限于那些特性而是可以包括没有明确列出的其他特征或这个方法、物品或设备固有的其他特征。另外，除非有明确地相反的说明，“或”指的是包容性“或”而不是排他性“或”。例如，条件A或B由以下任意一个满足：A为真(或存在的)并且B为假(或不存在的)，A为假(或不存在的)并且B为真(或存在的)，和A和B两者均为真(或存在的)。还有，“一个”或“一种”的使用是用于描述在本文中描述的要素和元件。这样做仅仅为了方便并且为了给出一般意义上的本专利技术的范围。本说明应当阅读为将包括一个、至少一个或单数为也包括复数，或反之亦然，除非它清楚地另有含义。例如当单个项目在本文中描述，多于一个项目可以用于代替单个项目。类似的，在本文中描述的多于一个项目，单个项目可以取代所述多于一个项目。相应于元素周期表内的列的族编号基于2011年1月21日出版的IUPAC元素周期表。除非另外限定，本文中使用的所有技术的和科学的术语具有如本专利
的技术人员一般理解的相同意义。材料、方法和举例仅是示例并且不意在受限制。对于没有在本文中描述的范围，关于具体材料和工艺行为的许多细节是常规的并且可以在半导体和电子领域的教科书和其他资源中发现。在一个方面，形成电子器件的工艺可以包括提供包括沿着半导体衬底的主侧的电子元件的半导体衬底。工艺可以包括减薄半导体衬底的相对的主侧，并且选择地移除沿着相对的主侧的半导体衬底的一部分以限定沟槽。在选择性地移除半导体衬底的一部分之后，可以执行多个不同的工艺操作以完成电子器件的形成。例如，可以邻近沟槽形成掺杂区或在沟槽内形成导电结构。当电子元件的尺寸减小，工艺可以允许更好的工艺控制。在具体实施例中，可以从相对的主表面形成掺杂区，并且与沿着具有电子元件的主表面掺杂或在工艺早期形成埋置掺杂层相比，可以提供更好的结深控制。在另一方面，可以在沟槽内形成导体。在进一步的方面，电子器件可以包括具有第一主侧、与第一主侧相对的第二主侧以及沿着第一主侧的第一主表面的半导体衬底。电子器件可以包括电子元件区和邻近电子元件区的外围区。在第一外围区内的半导体衬底可以比在电子元件区内的半导体衬底厚。电子器件可以进一步包括沿着第二主侧位于沟槽内的导电结构，其中沟槽从第二主表面朝向第一主表面延伸，其中导电结构在电子元件区内并且包括横向围绕半导体衬底的一部分的位于沟槽内支柱形式的导电材料。图1包括工件的一部分的截面图的示例，其中包括具有至少形成一个电子元件的元件区112和元件区112外的外围区114的半导体衬底100。半导体衬底100可以包括14族元素(例如碳、硅、锗或它们的任意组合)并且可以是轻n型掺杂或p型掺杂。为了本说明的目的，重掺杂意味着峰值掺杂浓度至少为1x1019atoms/cm3，而轻掺杂意味着峰值掺杂浓度小于1x1019atoms/cm3。在实施例中，半导体衬底100具有不大于1x1019atoms/cm3的掺杂浓度。在具体实施例中，半导体衬底100是n型掺杂。阱区104沿着半导体衬底100的主侧形成并且具有与半导体衬底100相反的导电类型。形成阱区104的主侧也称为前侧。阱区104被轻掺杂并且具有大于半导体衬底100的掺杂浓度。阱区104的部分对应于电子元件的沟道区。焊垫层106和抗氧化物层(未示本文档来自技高网...

【技术保护点】
一种形成电子器件的工艺，包括：提供半导体衬底，所述半导体衬底具有第一主侧和沿着所述第一主侧至少部分地位于所述半导体衬底内的电子元件；减薄所述半导体衬底以限定沿着与所述第一主侧相对的第二主侧的第二主表面；选择性移除沿着所述第二主侧的所述半导体衬底的一部分以限定具有远端表面的沟槽，其中：所述沟槽从所述第二主表面延伸并且仅部分地穿过所述半导体衬底的厚度；和选择性地移除在减薄所述半导体衬底之后执行；和邻近所述沟槽的远端表面形成掺杂区，其中形成掺杂区在减薄所述半导体衬底之后沿着所述半导体衬底的所述第二主侧执行。

【技术特征摘要】
2014.12.10 US 14/565,7131.一种形成电子器件的工艺，包括：
提供半导体衬底，所述半导体衬底具有第一主侧和沿着所述第一
主侧至少部分地位于所述半导体衬底内的电子元件；
减薄所述半导体衬底以限定沿着与所述第一主侧相对的第二主侧
的第二主表面；
选择性移除沿着所述第二主侧的所述半导体衬底的一部分以限定
具有远端表面的沟槽，其中：
所述沟槽从所述第二主表面延伸并且仅部分地穿过所述半导
体衬底的厚度；和
选择性地移除在减薄所述半导体衬底之后执行；和
邻近所述沟槽的远端表面形成掺杂区，其中形成掺杂区在减薄所
述半导体衬底之后沿着所述半导体衬底的所述第二主侧执行。
2.如权利要求1所述的工艺，进一步包括在减薄所述半导体衬
底之前形成到所述电子元件的接触开口。
3.如权利要求1所述的工艺，其中：
所述掺杂区包括场停止区；和
所述工艺进一步包括沿着所述沟槽的所述远端表面形成集电区，
其中所述集电区具有与所述场停止区的导电类型相反的导电类型，所
述场停止区被设置在所述集电区和所述半导体衬底的所述第一主侧之
间。
4.如权利要求1所述的工艺，其中：
选择性移除限定具有从所述沟槽的所述远端表面延伸的支柱形式
的部分半导体衬底的沟槽；和
所述工艺进一步包括在所述沟槽内形成导电结构，其中所述导电

\t层包括横向围绕所述支柱的导电材料。
5.如权利要求1所述的工艺，其中：
提供所述半导体衬底和电子元件包括沿着所述半导体衬底的所述
第一主侧形成绝缘栅双极型晶体管的发射区、阱区和所述绝缘栅双极
型晶体管的栅电极，其中所述阱区具有与所述发射区相反的导电类型；
所述工艺进一步包括：
在形成所述发射区和所述栅电极之后并且在减薄所述半导体
衬底之前覆盖所述半导体衬底的所述第一主侧；
沿着所述沟槽的所述远端表面形成掺...

【专利技术属性】
技术研发人员：G·M·格里瓦纳，
申请(专利权)人：半导体元件工业有限责任公司，
类型：发明
国别省市：美国;US