使用具有计数状态的有限状态机的实时触发制造技术

公开了检索信号中的式样的装置。该装置可以在诸如高速示波器之类的仪器中实现实时触发。该装置包括符号生成器和有限状态机(FSM)。该符号生成器接收有序的信号值序列，并且将有序的信号值序列转换为有序的符号序列，每个符号具有多个状态。FSM接收有序的符号序列，并且如果有序的符号序列包括正则表达式所指定的、包含关于符号状态中的一个的计数限制的目标序列，则生成匹配信号。FSM包括计数状态，所述计数状态包括对所述符号状态中的一个符号状态的事件进行计数的计数器。

【技术实现步骤摘要】

技术介绍
测量、记录、处理信号并且显示处理的结果的测量仪器对于本领域而言是已知的。例如，数字示波器测量作为时间函数的信号的幅度，并且将所观测到的信号的一部分显示为作为时间函数的信号幅度的曲线图。现代的数字示波器可以在多个测量通道的每一个中按接近100G采样/秒的速率测量信号。为了以此速率生成数据，通常使用在连续时隙中对信号进行采样的采样保持电路组将信号进行数字化。每个采样保持电路提供高速模数转换器(ADC)，其在分配给该ADC的高速存储器组中存储其输出。这种数据的仅仅一小部分通常是令人感兴趣的。因此，利用某种形式的“触发”以定义信号中感兴趣区域的开始。当检测到触发时，仪器记录从触发到取决于存储器组的存储容量的某时间点的信号。可以实时地用硬件实现简单触发(例如，检测信号的上升沿)。可以如ADC组可生成采样那样快地消耗采样的触发系统称为实时触发系统。然而，更复杂的触发必须依赖于存储数据序列并且然后使用太慢而无法实时工作的硬件检查该序列。在这些方案中，使用实时触发定义某种初步触发事件。仪器然后记录从触发点到某预定数目的采样的数据。所记录的数据然后经更复杂的触发系统检查，以确定是否出现更复杂的触发。这些次级的触发系统称为后获取触发(PAT)。如果发现复杂触发，则仪器显示以该触发为开始的数据。如果未发现复杂触发式样，则重复处理。在PAT正将所存储的数据进行操作的时间期间，仪器不获取任何新数据，因此，仪器在该时间段内是“盲”的。盲时间通常是总操作时间的一大部分，因此，感兴趣的信号可能会丢失。在共同审理中的美国专利申请US序列号14/313,884中，公开了使用有限状态机(FSM)实现复杂触发准则的触发系统的方案。在该专利技术中，数字化的信号值首先转换为相比数字化的信号值具有远远更少状态的符号序列。例如，通过将此信号值与三个范围的值进行比较，12比特ADC生成的值可以缩减为三个符号L、M、H。触发定义为符号序列中满足预定正则表达式的序列。FSM实现的触发系统将所得符号序列进行操作。很多感兴趣的触发可以表示为关于这些符号的式样。由于状态的数目很小，因此对于所得FSM的存储器要求显著地减小。为了实现实时处理速度，使用对在每个字中具有多个符号的字进行操作的FSM，使得每个时钟周期中所消耗的符号的数目匹配ADC生成符号的速率。即使在消耗速率小于实时处理所需的速率的系统中，也可以从与PAT关联的时间减小处理时间，因此，盲时间显著减少。实现在符号重复的时间方面指定触发式样的触发的触发系统提出了显著的挑战。本专利技术致力于用以实现这种触发的系统。
技术实现思路
本专利技术包括一种检索信号中的式样的装置。该装置包括符号生成器和FSM。符号生成器接收有序的信号值序列，并且将有序的信号值序列转换为有序的符号序列，每个符号具有多个状态。FSM接收有序的符号序列，并且如果有序的符号序列包括正则表达式所指定的、包含关于符号状态中的一个的计数限制的目标序列，则生成匹配信号。FSM包括计数状态，其包括对符号状态中的一个的事件进行计数的计数器。在本专利技术的一方面中，FSM特征在于输入字和FSM时钟周期。FSM在每个FSM时钟周期期间处理一个输入字，输入字包括多个符号。在本专利技术另一方面中，计数限制包括符号状态中的一个的精确数目的事件出现在目标序列中的要求。在本专利技术又一方面中，计数限制包括大于符号状态中的一个的指定数目的事件出现在目标序列中的要求。在本专利技术再一方面中，计数限制包括符号状态中的一个的大于第一指定数目的事件并且符号中的一个的小于第二指定数目的事件出现在目标序列中的要求。在本专利技术另一方面中，FSM具有存储器，其存储基于FSM的当前状态和FSM当前处理的输入字以指定FSM的下一状态的状态表。当FSM处于计数状态时，状态表指定用于FSM的第一和第二下一状态。FSM基于是否已经符合计数限制选取第一和第二下一状态中的一个。在本专利技术另一方面中，如果计数器具有小于第一值或大于第二值的值，则不符合计数限制，FSM选取的第一和第二状态中的一个还取决于计数器小于第一值还是大于第二值。在本专利技术又一方面中，装置还包括信号数字化器和信号存储器，信号生成器接收信号并且据此生成有序的信号值序列。有序的信号值序列存储在信号存储器中。在本专利技术一方面中，信号数字化器在每个FSM时钟周期期间生成第一数目的信号值，第一数目的信号值中的每一个在一个FSM时钟周期期间转换为对应符号。FSM在一个FSM时钟周期期间将第一数目的符号处理为单个输入字。在本专利技术再一方面中，装置包括显示器控制器和显示器，显示器控制器响应于FSM生成匹配信号在显示器上显示信号值的一部分。在本专利技术又一方面中，FSM是Mealy型FSM。附图说明图1示出利用基于FSM的触发系统以实现实时触发的数字示波器系统。图2示出检索正则表达式[^L]*L+M*H{3,4本文档来自技高网...

【技术保护点】
一种装置，包括：符号生成器，其接收有序的信号值序列，并且将所述有序的信号值序列转换为有序的符号序列，每个符号具有多个状态；以及有限状态机(FSM)，其接收所述有序的符号序列，并且如果所述有序的符号序列包括正则表达式所指定的、包含对于所述符号中的一个的计数限制的目标序列，则生成匹配信号，其中，所述FSM包括计数状态，该计数状态包括将所述符号中的所述一个的事件进行计数的计数器。

【技术特征摘要】
2014.12.19 US 14/578,1981.一种装置，包括：
符号生成器，其接收有序的信号值序列，并且将所述有序的信号值序列
转换为有序的符号序列，每个符号具有多个状态；以及
有限状态机(FSM)，其接收所述有序的符号序列，并且如果所述有序
的符号序列包括正则表达式所指定的、包含对于所述符号中的一个的计数限
制的目标序列，则生成匹配信号，其中，
所述FSM包括计数状态，该计数状态包括将所述符号中的所述一个的
事件进行计数的计数器。
2.一种用于操作数据处理系统以检测包括有序的信号值序列的信号中的
信号式样的方法，所述方法包括：
转换所述有序的信号值序列，并且将所述有序的信号值序列转换为有序
的符号序列，每个符号具有多个状态；以及
在所述数据处理系统中实现FSM，所述FSM接收所述有序的符号序列，
并且如果所述有序的符号序列包括正则表达式所指定的、包含对于所述符号
中的一个的计数限制的目标序列，则生成匹配信号，其中，
所述FSM包括计数状态，该计数状态包括将所述符号中的所述一个的
事件进行计数的计数器。
3.如权利要求2所述的方法或如权利要求1所述的装置，其中，所述FSM
特征在于输入字和FSM时钟周期，并且其中，所述FSM在每个FSM时钟
周期期间处理所述输入字，所述输入字包括多个所述符号。
4.如权利要求2所述的方法或如权利要求1所述的装置，其中，所述计
数限制包括所述符号状态中的一个的精确数目的事件出现在所述目标序列
中的要求。
5.如权利要求2所述的方法或如权利要求1所述的装置，其中，...

【专利技术属性】
技术研发人员：A·R·勒汉，A·J·A·柯卡姆，
申请(专利权)人：是德科技股份有限公司，
类型：发明
国别省市：美国;US