一种使用有限状态机控制FIFO之间读写的装置及方法制造方法及图纸

本发明专利技术公开了一种使用有限状态机控制FIFO之间读写的装置，它包括依次连接的图像传感器、FPGA和DSP芯片，所述DSP芯片通过FPGA连接上位机，其特征在于：所述FPGA中的3个FIFO的读、空信号均由FSM有限状态机控制，FSM有限状态机还控制1个用于写的FIFO的写、满信号。本发明专利技术的有益效果在于：利用FSM有限状态机方法把FIFO之间读写的控制转化为状态控制，简化了设计过程，缩短了设计周期，相比传统的FIFO之间读写的控制，状态机更加高效，稳定。

【技术实现步骤摘要】

本专利技术涉及一种用于实时图像数据传输数据时的FIFO读写的控制，尤其涉及的是一种基于FPGA在高分辨率扫描成像中的使用3个数据宽度为8位的FIFO的读和一个数据宽度为8位的FIFO的写的控制。
技术介绍
在高分辨率扫描成像系统中，FPGA中接受图像传感器的数据，经bayer2rgb模块完成初步的插值运算产生24位RGB图像数据后，再通过rgb2ycbcr模块转换为3个8位的YCbCr数据，传输至核心处理芯片如DSP以进行复杂的数字信号处理运算。DSP完成运算处理后把图像数据以相同的数据格式传输至FPGA，FPGA通过解交织和插值模块完成 YCbCr4:2:2到4:4:4格式转换后，使用ycbcr2rgb模块把数据转换为3个8位的RGB图像数据，分别写入3个FIFO中，由于最终的传输通道接口由USB的控制器和上位机构成，而且USB控制器的传输数据宽度为8位。因此在最终的传输之前必需把3个FIFO中的图像数据按照一定的顺序，写入到一个数据宽度为8位的FIFO中进行缓冲，再由FPGA控制USB控制器最终传输数据至上位机。
技术实现思路
本专利技术的目的在于提供一种使用有限状态机控制FIFO之间读写的装置，利用FSM有限状态机方法把FIFO之间读写的控制转化为状态控制，简化了设计过程，缩短了设计周期，相比传统的FIFO之间读写的控制，状态机更加高效，稳定。本专利技术所解决的技术问题可以采用以下技术方案来实现一种使用有限状态机控制FIFO之间读写的装置，它包括依次连接的图像传感器、FPGA、RGB模块和DSP芯片，所述DSP芯片通过FPGA连接上位机，其特征在于所述FPGA中的3个FIFO的读、空信号均由FSM有限状态机控制，FSM有限状态机还控制I个用于写的FIFO的写、满信号。在本专利技术的一个实施例中，所述FIFO的数据宽度均为8位。一种使用有限状态机控制FIFO之间读写的方法，其特征在于，所述方法包括如下步骤I)在时钟信号的驱动下，产生次态next_state，同时对3个分别存储BGR数据的FIFO的空信号empty和读信号read做一个时钟延时；2)在输入信号和时钟作用下,完成现态current_state和次态next_state的转换，对3个分别存储BGR数据的FIFO的读信号状态使用独热码one-hot进行状态编码；3)在经过延时的读信号的作用下，实现对写入数据的FIFO的写控制。本专利技术的有益效果在于利用FSM有限状态机方法把FIFO之间读写的控制转化为状态控制，简化了设计过程，缩短了设计周期，相比传统的FIFO之间读写的控制，状态机更加闻效，稳定。附图说明图I是FSM有限状态机的结构框图。图2是FSM有限状态机的状态转移图。图3是FPGA中FIFO和状态机连接示意图。具体实施方式 为使本专利技术实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体实施方式，进一步阐述本专利技术。参见图3，一种使用有限状态机控制FIFO之间读写的装置，它包括依次连接的图像传感器、FPGA、RGB模块和DSP芯片，所述DSP芯片通过FPGA连接上位机，其特征在于所述FPGA中的3个FIFO的读、空信号均由FSM有限状态机控制，FSM有限状态机还控制I个用于写的FIFO的写、满信号。一种使用有限状态机控制FIFO之间读写的方法，其特征在于，所述方法包括如下步骤I)在时钟信号的驱动下，产生次态next_state，同时对3个分别存储BGR数据的FIFO的空信号empty和读信号read做一个时钟延时；2)在输入信号和时钟作用下,完成现态current_state和次态next_state的转换，对3个分别存储BGR数据的FIFO的读信号状态使用独热码one-hot进行状态编码；3)在经过延时的读信号的作用下，实现对写入数据的FIFO的写控制。以下分别结合图I和图2，对本方法在高分辨率扫描成像系统中利用FSM有限状态机对3个数据宽度为8位的FIFO的读和一个数据宽度为8位的FIFO的写的控制工作进行详细说明。此成像系统将从图像传感器获取的2592*1944 (像素/帧)的高分辨率bayer图像信号预处理成RGB彩色信号，通过rgb2ycbcr模块和输出时序控制模块，让DSP完成图像的核心数字信号处理运算，DSP处理完成后把图像数据传输回FPGA中，FPGA通过输入时序控制模块和ycbcrfrgb模块，把图像数据转换为24位的RGB数据，由于最终数据须由USB控制器的8位数据通道传输至上位机进行最后的拼接和处理，所以FPGA先把24位RGB数据存储到3个异步FIFO中，再由FSM有限状态机控制3个FIFO的读和最终连接USB控制器的FIFO的写，完成3个8位RGB数据按照BMP文件顺序(先8位B再8位G后8位R数据)的传输，直至按此顺序传输完成整幅图像数据。图I中FSM有限状态机的结构框图的次态逻辑中，采用了异步复位，如果复位信号有效，则状态为初始状态state_B ;在时钟信号的作用下，完成现态和次态的转换，同时由6个一位的移位寄存器分别保存当前的3个存储数据FIFO的空信号empty_B、empty_G、empty_R分别为empty_B_d、empty_G_d> empty_R_d和当前的3个存储数据FIFO的读信号read_en_B、reda_en_G、read_en_R 分别为 read_en_B_d、read_en_G_d、read_en_R_d。图I中FSM有限状态机的结构框图中的状态寄存器完成的功能可由图2中的FSM有限状态机的状态转移图描述I)默认现态即初始状态为state_B，如果存储数据B的FIFO中为空即empty_B为I 时，则下一状态还是 state_B,即 read_B_en 置 0,read_G_en 置 0,read_R_en 置 0,即完成等待功能不读取任何数据。如果存储数据B的FIFO中一有数据即empty_B为0时，如果准备写入数据的FIFO不满时就读取存储数据B的FIFO，即read_B_en置1，read_G_en置0，read_G_en置0，完成第一个数据B的读功能，同时进入到读数据的下一状态即state_G。否则下一状态仍为state_B, read_B_en置0, read_G_en置0, read_R_en置0,即等待准备写入数据的FIFO变成可写状态才开始读数据B。2)当状态state_B完成后进入到状态state_G时，如果准备写入数据的FIFO不满时就读取存储数据G的FIF0，即read_B_en置0，read_G_en置l，read_R_en置0，完成第二个数据G的读功能，同时进入到读数据的下一状态即state_R。否则下一状态仍为state_G, read_B_en置0, read_G_en置0, read_R_en置0,即等待准备写入数据的FIFO变成可写状态才开始读数据G。3)当状态state_G完成后进入到状态state_R时，如果准备写入数据的FIFO不满时就读取存储数据R的FIF0，即read_B_en置0，read_G_en置0，read_R_en置1，完成第三个数据R的读功能，同时进入到读数据的下一状态即state_B。否则下一状态仍为s本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种使用有限状态机控制FIFO之间读写的装置，它包括依次连接的图像传感器、FPGA和DSP芯片，所述DSP芯片通过FPGA连接上位机，其特征在于，所述FPGA中3个用于读的FIFO的读、空信号均由FSM有限状态机控制，FSM有限状态机还控制I个用于写的FIFO的写、满信号。2.根据权利要求I所述的一种使用有限状态机控制FIFO之间读写完成数据传输的装置，其特征在于，所述FIFO的数据宽度均为8位。3.一种使用有限状态机控制FIFO之间...

【专利技术属性】
技术研发人员：安博文，梁忠东，李进文，
申请(专利权)人：上海海事大学，
类型：发明
国别省市：