【技术实现步骤摘要】
【国外来华专利技术】
技术介绍
包括了形成在半导体衬底上的晶体管、二极管、电阻器、电容器和其它无源和有源电子器件的电路器件的增加的性能典型地是在设计、制造和操作那些器件期间考虑的主要因素。例如，在设计和制造或形成金属氧化物半导体(MOS)晶体管半导体器件(例如，在互补金属氧化物半导体(CMOS)中使用的那些金属氧化物半导体(MOS)晶体管半导体器件)期间，经常期望针对每个处理生成而缩放节距以支持单位面积上更多的晶体管。通常，对晶体管栅极的关键尺寸进行缩小以缩小总体节距。附图说明图1是根据本公开内容的一个或多个实施例的形成包括栅极控制层(GCL)的金属氧化物半导体(MOS)晶体管的方法。图2A-K图示了根据一些实施例的随着对于平面或非平面晶体管架构来执行的图1的方法而形成的示例性结构。图3A-C示出了根据本公开内容的实施例而配置的包括GCL的示例性非平面架构结构的透视图。图4A是图示了根据本公开内容的一些实施例的对于包括GCL的晶体管的在固定的泄漏量下晶体管导通时的电压(Vt)与源极/漏极(S/D)下重叠(underlap)距离(Xud)的关系的图表。图4b是图示了根据本公开内容的一些实施例的对于包括GCL的晶体管的在给定栅极电压下源极-漏极电流泄漏(IL)与S/D下重叠距离(Xud)的关系的图表。图5图示了以根据示例性实施例而配置的一个或多个晶体管结构来实施的计算系统。具体实施方式公开了用于通过经由在沟道与源...
【技术保护点】
一种晶体管器件，包括：具有沟道区的衬底；在所述沟道区之上的栅极叠置体，所述栅极叠置体包括栅极电极和栅极电介质；在所述衬底中并且邻近所述沟道区而形成的源极区和漏极区，所述源极区和所述漏极区包括掺杂的填充材料；以及在所述源极区和所述漏极区中的每个区中至少在所述掺杂的填充材料与所述沟道区之间形成的栅极控制层(GCL)，其中，所述GCL不具有掺杂或者具有比所述掺杂的填充材料的水平低的最大掺杂水平。
【技术特征摘要】 【专利技术属性】
【国外来华专利技术】1.一种晶体管器件，包括：
具有沟道区的衬底；
在所述沟道区之上的栅极叠置体，所述栅极叠置体包括栅极电极和栅极电介质；
在所述衬底中并且邻近所述沟道区而形成的源极区和漏极区，所述源极区和所述漏极
区包括掺杂的填充材料；以及
在所述源极区和所述漏极区中的每个区中至少在所述掺杂的填充材料与所述沟道区
之间形成的栅极控制层(GCL)，其中，所述GCL不具有掺杂或者具有比所述掺杂的填充材料
的水平低的最大掺杂水平。
2.根据权利要求1所述的器件，其中，所述GCL具有低于1E20cm-3的掺杂水平。
3.根据权利要求1所述的器件，其中，所述GCL是未掺杂的。
4.根据权利要求1所述的器件，其中，所述GCL至少由硅(Si)、锗(Ge)和/或硅锗(SiGe)
组成。
5.根据权利要求1所述的器件，其中，所述GCL具有1nm至6nm的厚度。
6.根据权利要求1所述的器件，其中，所述GCL使所述源极和所述漏极相对于所述栅极
叠置体的下重叠距离中的每个下重叠距离减小，使得所述下重叠距离均在1nm至-5nm的范
围中。
7.根据权利要求1所述的器件，其中，源极填充材料和漏极填充材料是在1E20cm-3至
9E21cm-3范围中重掺杂的。
8.根据权利要求1所述的器件，其中，所述GCL使电有效栅极长度增大。
9.根据前述权利要求中的任一项所述的器件，其中，所述器件是平面晶体管。
10.根据权利要求1-8中的任一项所述的器件，其中，所述器件具有基于鳍的纳米线或
纳米带晶体管结构。
11.一种移动计算系统，包括根据权利要求1-8中的任一项所述的器件。
12.一种晶体管器件，包括：
具有沟道区的衬底；
在所述沟道区之上的栅极电极，其中，栅极电介质层提供在所述栅极电极与所述沟道
区之间，并且间隔体提供在所述栅极电极的任一侧上；
在所述衬底中并且邻近所述沟道区而形成的重掺杂的源极区和重掺杂的漏极区，其
中，所述源极区和所述漏极区包括具有超过1E20cm-3的掺杂水平的填充材料；以及
在所述源极区和所述漏极区中的每个区中至少在重掺杂的源极/漏极(S/D)填充材料
与所述沟道区之间形成的栅极控制层(GCL)，其中，所述GCL具有低于1E20cm-3的掺杂水平，
并且所述GCL还通过使所述重掺杂的S/D填充材料相对于所述栅极电介质层的下重叠距离
减小而将所述重掺杂的源极区和所述重掺杂的漏极区分离。
13.根据权利要求12所述的器件，其中，所述重掺杂的S/D填充材料相对于所述栅极电
介质层的下重叠距离大约为-3nm。
技术研发人员：A·S·默西，N·林德特，G·A·格拉斯，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US
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