具有多个位错面的FinFET及其形成方法技术

本发明专利技术提供一种FinFET器件，包括：位于衬底上方的第一半导体鳍部；位于衬底上方的第二半导体鳍部，其中，第一半导体鳍部和第二半导体鳍部被第一隔离区分隔开；连接至第一半导体鳍部和第二半导体鳍部的第一漏极/源极区；以及位于第一隔离区下面的第一位错面，其中，第一位错面在与第一半导体鳍部的纵轴相平行的第一方向上延伸。本发明专利技术还提供了一种形成FinFET器件的方法。

【技术实现步骤摘要】

本专利技术总体涉及半导体领域，更具体地，涉及FinFET晶体管。
技术介绍
由于不断提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，所以半导体工业已经历了快速发展。在极大程度上，集成密度的这种提高源自于最小特征尺寸的反复减小，从而允许在给定区域内集成更多的组件。然而，较小的特征尺寸可导致更多的漏电流。随着近来对更小的电子器件的需求的增长，有必要降低半导体器件的漏电流。在互补金属氧化物半导体(CMOS)场效应晶体管(FET)中，有源区包括漏极、源极、连接在漏极和源极之间的沟道区和位于沟道的顶部以控制沟道区的导通和截止状态的栅极。当栅极电压大于阈值电压时，在漏极和源极之间建立导电沟道。因此，允许电子或空穴在漏极和源极之间移动。另一方面，当栅极电压小于阈值电压时，理想状态是，沟道截止并且在漏极和源极之间没有电子或空穴流动。然而，随着半导体器件不断缩小，由于短沟道效应，所以，栅极不能完全控制沟道区，特别是沟道区中远离栅极的部分。因此，将半导体器件按比本文档来自技高网...

【技术保护点】
一种器件，包括：第一半导体鳍部，位于衬底上方；第二半导体鳍部，位于所述衬底上方，其中，所述第一半导体鳍部和所述第二半导体鳍部被第一隔离区分隔开；第一漏极/源极区，连接至所述第一半导体鳍部和所述第二半导体鳍部；以及第一位错面，位于所述第一隔离区的下面，其中，所述第一位错面在与所述第一半导体鳍部的纵轴相平行的第一方向上延伸。

【技术特征摘要】
2014.12.29 US 14/585,1101.一种器件，包括：
第一半导体鳍部，位于衬底上方；
第二半导体鳍部，位于所述衬底上方，其中，所述第一半导体鳍部和
所述第二半导体鳍部被第一隔离区分隔开；
第一漏极/源极区，连接至所述第一半导体鳍部和所述第二半导体鳍
部；以及
第一位错面，位于所述第一隔离区的下面，其中，所述第一位错面在
与所述第一半导体鳍部的纵轴相平行的第一方向上延伸。
2.根据权利要求1所述的器件，还包括：
第二位错面，在所述第一漏极/源极区的下面，其中，所述第二位错面
在第二方向上延伸。
3.根据权利要求2所述的器件，其中，
所述第一方向与所述第二方向正交。
4.根据权利要求1所述的器件，还包括：
第二漏极/源极区，通过沟道区连接至所述第一漏极/源极区；以及
栅极结构，包括栅极介电层和栅电极层。
5.根据权利要求4所述的器件，其中，
所述栅电极层从三个侧面包围所述沟道区。
6.一种器件，包括：
第一半导体鳍部和第二半导体鳍部，位于衬底上方，其中，所述第一
半导体鳍部和所述第二半导体鳍部被第一隔离区分隔开；
第一漏极/源极区，连接至所述第一半导体鳍部和所述第二半导体鳍
部；
第一位错面，位于所述第一隔离区的下面，其中，所述第一位错面...

【专利技术属性】
技术研发人员：黄志翔，林大文，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71