具有多个位错面的FinFET及其形成方法技术

本发明专利技术提供一种FinFET器件，包括：位于衬底上方的第一半导体鳍部；位于衬底上方的第二半导体鳍部，其中，第一半导体鳍部和第二半导体鳍部被第一隔离区分隔开；连接至第一半导体鳍部和第二半导体鳍部的第一漏极/源极区；以及位于第一隔离区下面的第一位错面，其中，第一位错面在与第一半导体鳍部的纵轴相平行的第一方向上延伸。本发明专利技术还提供了一种形成FinFET器件的方法。

【技术实现步骤摘要】

本专利技术总体涉及半导体领域，更具体地，涉及FinFET晶体管。
技术介绍
由于不断提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，所以半导体工业已经历了快速发展。在极大程度上，集成密度的这种提高源自于最小特征尺寸的反复减小，从而允许在给定区域内集成更多的组件。然而，较小的特征尺寸可导致更多的漏电流。随着近来对更小的电子器件的需求的增长，有必要降低半导体器件的漏电流。在互补金属氧化物半导体(CMOS)场效应晶体管(FET)中，有源区包括漏极、源极、连接在漏极和源极之间的沟道区和位于沟道的顶部以控制沟道区的导通和截止状态的栅极。当栅极电压大于阈值电压时，在漏极和源极之间建立导电沟道。因此，允许电子或空穴在漏极和源极之间移动。另一方面，当栅极电压小于阈值电压时，理想状态是，沟道截止并且在漏极和源极之间没有电子或空穴流动。然而，随着半导体器件不断缩小，由于短沟道效应，所以，栅极不能完全控制沟道区，特别是沟道区中远离栅极的部分。因此，将半导体器件按比例减小至深亚30nm尺寸之后，传统的平面晶体管的相应短栅极长度可导致栅极不能充分地关断沟道区。随着半导体技术的演变，鳍式场效应晶体管(FinFET)已成为进一步降低半导体器件中的漏电流的有效替代物。在FinFET中，包括漏极、沟道区和源极的有源区突出于FinFET所处的半导体衬底的表面。在横截面视图中，FinFET的有源区(诸如鳍部)为矩形。此外，FinFET的栅极结构从三个侧面包围有源区，像倒置的U。因此，栅极结构对沟道的控制变得更强。已降低了传统的平面晶体管的短沟道效应。这样，当关断FinFET时，栅极结构能够更好地控制沟道，从而降低漏电流。FinFET的鳍部的形成可包括对衬底进行开槽以形成凹槽、用介电材料填充凹槽、进行化学机械抛光工艺以去除介电材料中位于鳍部上方的多余部分以及对介电材料的顶层进行开槽，使得凹槽中的介电材料的剩余部分形成浅沟槽隔离(STI)区。
技术实现思路
根据本专利技术的一个方面，提供了一种器件，包括：第一半导体鳍部，位于衬底上方；第二半导体鳍部，位于衬底上方，其中，第一半导体鳍部和第二半导体鳍部被第一隔离区分隔开；第一漏极/源极区，连接至第一半导体鳍部和第二半导体鳍部；以及第一位错面，位于第一隔离区的下面，其中，第一位错面在与第一半导体鳍部的纵轴相平行的第一方向上延伸。优选地，该器件还包括：第二位错面，在第一漏极/源极区的下面，其中，第二位错面在第二方向上延伸。优选地，第一方向与第二方向正交。优选地，该器件还包括：第二漏极/源极区，通过沟道区连接至第一漏极/源极区；以及栅极结构，包括栅极介电层和栅电极层。优选地，栅电极层从三个侧面包围沟道区。优选地，第一漏极/源极区、第二漏极/源极区和栅极结构形成n型晶体管。优选地，第一隔离区是浅沟槽隔离区。根据本专利技术的另一方面，提供了一种器件，包括：第一半导体鳍部和第二半导体鳍部，位于衬底上方，其中，第一半导体鳍部和第二半导体鳍部被第一隔离区分隔开；第一漏极/源极区，连接至第一半导体鳍部和第二半导体鳍部；第一位错面，位于第一隔离区的下面，其中，第一位错面在第一方向上延伸；以及第二位错面，位于第一漏极/源极区的下面，其中，第二位错面在与第一方向正交的第二方向上延伸。优选地，该器件还包括：第二漏极/源极区，连接至第一半导体鳍部和第二半导体鳍部，其中，第一漏极/源极区通过沟道区连接至第二漏极/源极区。优选地，第一位错面和沟道区彼此平行。优选地，该器件还包括：栅极结构，从三个侧面包围沟道区。优选地，第一漏极/源极区、第二漏极/源极区和栅极结构形成n型鳍式场效应晶体管。优选地，该器件还包括：第三半导体鳍部，位于衬底上方，其中，第三半导体鳍部和第二半导体鳍部被第二隔离区分隔开；以及第三位错面，位于第二隔离区的下面。优选地，第一位错面和第二位错面彼此平行。根据本专利技术的又一方面，提供了一种方法，包括：在衬底上方形成第一鳍部和第二鳍部，其中，第一鳍部和第二鳍部被沟槽分隔开；将第一预非晶注入(PAI)工艺应用于衬底，并且由于第一PAI工艺而形成位于沟槽下面的第一PAI区；在沟槽的侧壁和底部上沉积第一拉伸膜层；使用第一退火工艺将第一PAI区转化成位于沟槽下面的第一位错面；以及在第一位错面上方形成隔离区。优选地，该方法还包括：去除第一鳍部的一部分以形成漏极/源极沟槽；将第二PAI工艺应用于衬底，并且由于第二PAI工艺而形成位于漏极/源极沟槽下面的第二PAI区；在漏极/源极沟槽的侧壁和底部上沉积第二拉伸膜层；以及使用第二退火工艺将第二PAI区转化成位于漏极/源极沟槽下面的第二位错面。优选地，该方法还包括：进行外延生长工艺，以在漏极/源极沟槽中形成漏极/源极区。优选地，该方法还包括：第二位错面与第一位错面正交。优选地，第一退火工艺的温度在约500度至约700度的范围内。优选地，该方法还包括：在沟槽中形成隔离区。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术的各方面。应该强调的是，根据工业中的标准实践，没有按比例绘制各种部件。实际上，为了清楚地讨论，可以任意地增加或减小各种部件的尺寸。图1示出了根据本专利技术的各种实施例的具有多个位错面的半导体器件；图2示出了根据本专利技术的各种实施例的图1示出的半导体器件的俯视图；图3示出了根据本专利技术的各种实施例的包括四个鳍部的半导体器件的截面图；图4示出了根据本专利技术的各种实施例的将第一预非晶注入(PAI)工艺应用于半导体器件之后的图3所示的半导体器件的截面图；图5示出了根据本专利技术的各种实施例的在半导体器件上方形成缓冲氧化物层之后的图4示出的半导体器件的截面图；图6示出了根据本专利技术的各种实施例的在缓冲氧化物层上方形成拉伸膜层之后的图5示出的半导体器件的截面图；图7示出了根据本专利技术的各种实施例的将第一退火工艺应用于半导体器件之后的图6示出的半导体器件的截面图；图8示出了根据本专利技术的各种实施例的在拉伸膜去除工艺应用于半导体器件之后的图7示出的半导体器件的截面图；图9示出了根据本专利技术的各种实施例的在形成了多个隔离区之后的图8示出的半导体器件的截面图；图10示出了根据本专利技术的各种实施例的在蚀刻工艺应用于半导体器件之后的图9示出的半导体器件的截面图；...

【技术保护点】
一种器件，包括：第一半导体鳍部，位于衬底上方；第二半导体鳍部，位于所述衬底上方，其中，所述第一半导体鳍部和所述第二半导体鳍部被第一隔离区分隔开；第一漏极/源极区，连接至所述第一半导体鳍部和所述第二半导体鳍部；以及第一位错面，位于所述第一隔离区的下面，其中，所述第一位错面在与所述第一半导体鳍部的纵轴相平行的第一方向上延伸。

【技术特征摘要】
2014.12.29 US 14/585,1101.一种器件，包括：
第一半导体鳍部，位于衬底上方；
第二半导体鳍部，位于所述衬底上方，其中，所述第一半导体鳍部和
所述第二半导体鳍部被第一隔离区分隔开；
第一漏极/源极区，连接至所述第一半导体鳍部和所述第二半导体鳍
部；以及
第一位错面，位于所述第一隔离区的下面，其中，所述第一位错面在
与所述第一半导体鳍部的纵轴相平行的第一方向上延伸。
2.根据权利要求1所述的器件，还包括：
第二位错面，在所述第一漏极/源极区的下面，其中，所述第二位错面
在第二方向上延伸。
3.根据权利要求2所述的器件，其中，
所述第一方向与所述第二方向正交。
4.根据权利要求1所述的器件，还包括：
第二漏极/源极区，通过沟道区连接至所述第一漏极/源极区；以及
栅极结构，包括栅极介电层和栅电极层。
5.根据权利要求4所述的器件，其中，
所述栅电极层从三个侧面包围所述沟道区。
6.一种器件，包括：
第一半导体鳍部和第二半导体鳍部，位于衬底上方，其中，所述第一
半导体鳍部和所述第二半导体鳍部被第一隔离区分隔开；
第一漏极/源极区，连接至所述第一半导体鳍部和所述第二半导体鳍
部；
第一位错面，位于所述第一隔离区的下面，其中，所述第一位错面...

【专利技术属性】
技术研发人员：黄志翔，林大文，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71