承载器阵列以及发光二极管封装结构制造技术

本发明专利技术提供一种承载器阵列以及发光二极管封装结构，用于承载多个芯片。承载器阵列包括一导线架、多个控制器以及多个第一封装体。导线架包括一框体以及多个导线架单元。导线架单元通过框体而彼此相连并呈阵列排列。各导线架单元包括至少一与框体连接的第一引脚以及多个彼此分离的第二引脚，且第二引脚未与框体连接。控制器位于导线架单元上，且分别与对应的导线架单元电性连接。第一封装体位于导线架上，并分别具有一开口以暴露出对应导线架单元的部分区域，且开口用于容纳芯片。此外，一种发光二极管封装结构也被提出。该承载器阵列，能根据导线架的电性特性，对导线架进行分级。

【技术实现步骤摘要】

本专利技术是有关于一种承载器阵列以及发光二极管封装结构，且特别是有关于一种具有多个彼此分离的引脚的承载器阵列以及发光二极管封装结构。
技术介绍
在半导体产业中，集成电路(integratedcircuits，IC)的生产主要可分为三个阶段：集成电路的设计(ICdesign)、集成电路的制作(ICprocess)及集成电路的封装(ICpackage)。在集成电路的制作中，晶粒(die)是经由晶圆(wafer)制作、形成集成电路、电性测试(electricaltesting)以及切割晶圆(wafersawing)等步骤而完成。一般而言，在半导体制程的不同阶段都需要进行电性测试，以确保每一个晶粒电性功能正常，以在进行后续芯片分离与封装制程时，与导线架共同形成适合的集成电路。然而，当集成电路在设计时，其用以搭载晶粒的导线架也可能具有不同的电性特性。在此种情况下，若随机将筛选出的晶粒接合在导线架上时，可能会影响后续制程的良率。
技术实现思路
本专利技术提供一种承载器阵列，能根据导线架的电性特性，对导线架进行分级。本专利技术提供一种发光二极管封装结构，具有良好的制造良率。本专利技术的承载器阵列用于承载多个芯片。承载器阵列包括一导线架、多个控制器以及多个第一封装体。导线架包括一框体以及多个导线架单元。这些导线架单元通过框体而彼此相连并呈阵列排列。各导线架单元包括至少一与框体连接的第一引脚以及多个彼此分离的第二引脚，且这些第二引脚未与框体连接。多个控制器位于这些导线架单元上，其中各控制器分别与对应的导线架单元电性连接。第一封装体位于导线架上，其中这些第一封装体与这些导线架单元对应，并包覆这些控制器以及这些导线架单元。各第一封装体分别具有一开口以暴露出对应导线架单元的部分区域，且这些开口用于容纳这些芯片。本专利技术的发光二极管封装结构，包括一导线架单元、至少一控制器、一第一封装体以及至少一芯片。导线架单元包括至少一第一引脚以及多个彼此分离的第二引脚。至少一控制器位于导线架单元上，其中至少一控制器与导线架单元的这些第二引脚电性连接。第一封装体位于导线架单元上，其中第一封装体包覆导线架单元以及至少一控制器，且第一封装体具有一开口以暴露出导线架单元的部分区域。至少一芯片位于开口中，且至少一芯片与导线架单元的至少一第一引脚电性连接。在本专利技术的一实施例中，上述的第一封装体包覆住各第二引脚的部分区域，且这些第二引脚通过第一封装体固定于框体上。在本专利技术的一实施例中，上述的这些第二引脚自第一封装体内延伸至第一封装体外，以被开口暴露。在本专利技术的一实施例中，上述的这些第二引脚系浮置于第一封装体中。在本专利技术的一实施例中，上述的承载器阵列还包括多条焊线，其中控制器通过这些焊线与至少部分这些第二引脚电性连接。在本专利技术的一实施例中，上述的承载器阵列还包括多个导电凸块，其中控制器通过这些导电凸块与至少部分这些第二引脚电性连接。在本专利技术的一实施例中，上述的各芯片分别与对应的导线架单元电性连接，且承载器阵列还包括多个第二封装体。第二封装体分别位于各开口中，且分别包覆各芯片。在本专利技术的一实施例中，上述的发光二极管封装结构还包括多个第二封装体。第二封装体分别位于各开口中，且包覆芯片。基于上述，本专利技术的实施例的导线架单元通过彼此电性分离的第二引脚，而可用以进行电性测试，并可对搭载有控制器的这些导线架单元进行分级。如此，导线架中搭载有控制器的各导线架单元的电性特性也将能被适当的评估与分选，而可视实际需求来搭配适合的芯片，以提升后续制程的良率。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明图1是本专利技术一实施例的承载器阵列的架构示意图；图2A是图1的一种导线架单元的架构示意图；图2B是图2A的导线架单元的侧视示意图；图2C与图2D是图1的不同导线架单元的架构示意图；图3A至图3D是本专利技术另一实施例的不同导线架单元的架构示意图。附图标记说明：100：承载器阵列；200：发光二极管封装结构；110：导线架；111：框体；112、312a、312b、312c、312d：导线架单元；120：控制器；130：第一封装体；140：第二封装体；360：散热片；PI1：第一引脚；PI2：第二引脚；CH：芯片；OP：开口；WB：焊线；DP：接垫。具体实施方式图1是本专利技术一实施例的承载器阵列的架构示意图。图2A是图1的一种导线架单元的架构示意图。图2B是图2A的导线架单元的侧视示意图。请参照图1与图2A，本实施例的承载器阵列100用于承载多个芯片CH，其中芯片CH例如为发光二极管，但本专利技术不以此为限。具体而言，如图1所示，承载器阵列100包括一导线架110、多个控制器120以及多个第一封装体130。导线架110包括一框体111以及多个导线架单元112。这些导线架单元112通过框体111而彼此相连并呈阵列排列。各导线架单元112包括至少一与框体111连接的第一引脚PI1以及多个彼此分离的第二引脚PI2，且这些第二引脚PI2未与框体111连接。详细而言，如图1与图2A所示，多个控制器120位于这些导线架单元112上，其中各控制器120分别与对应的导线架单元112电性连接。更详细而言，在本实施例中，承载器阵列100还包括多条焊线WB，其中控制器120通过这些焊线WB与至少部分这些第二引脚PI2电性连接。进一步而言，如图2B所示，在本实施例中，可通过进行打线制程以形成多条焊线WB，其中控制器120通过焊线WB与至少部分的第二引脚PI2电性连接。详细而言，形成焊线WB的方法例如是将焊线WB的一端焊接于导线架110上，随后通过打线机台牵引线材至控制器120上方，接着再将焊线WB的另一端焊接于控制器120上。由于上述方式所形成的焊线WB的高度仅略大于控制器120的厚度，因此，后续所形成的第一封装体130无须太厚。更详细而言，如图1与图2B所示，第一封装体130位于导线架110上，其中这些第一封装体130与这些导线架单元112对应，并包覆这些控制器120以及这些导线架单元112。详细而言，第一封装体130包覆住各第二引脚PI2的部分区域，且由于这些第二引脚PI2未与框体111连接，因此第二引脚PI2与框体111之间的相对位置仅通过第一封装体130而本文档来自技高网...

【技术保护点】
一种承载器阵列，其特征在于，用于承载多个芯片，所述承载器阵列包括：一导线架，包括一框体以及多个导线架单元，其中该些导线架单元通过所述框体而彼此相连并呈阵列排列，各所述导线架单元包括至少一与所述框体连接的第一引脚以及多个彼此分离的第二引脚，且该些第二引脚未与所述框体连接；多个控制器，位于该些导线架单元上，其中各所述控制器分别与对应的导线架单元电性连接；以及多个第一封装体，位于所述导线架上，其中该些第一封装体与该些导线架单元对应，并包覆该些控制器以及该些导线架单元，而各所述第一封装体分别具有一开口以暴露出对应导线架单元的部分区域，且该些开口用于容纳该些芯片。

【技术特征摘要】
2015.02.26 TW 104106341;2014.12.30 US 62/098,3141.一种承载器阵列，其特征在于，用于承载多个芯片，所述承载器阵
列包括：
一导线架，包括一框体以及多个导线架单元，其中该些导线架单元通过
所述框体而彼此相连并呈阵列排列，各所述导线架单元包括至少一与所述框
体连接的第一引脚以及多个彼此分离的第二引脚，且该些第二引脚未与所述
框体连接；
多个控制器，位于该些导线架单元上，其中各所述控制器分别与对应的
导线架单元电性连接；以及
多个第一封装体，位于所述导线架上，其中该些第一封装体与该些导线
架单元对应，并包覆该些控制器以及该些导线架单元，而各所述第一封装体
分别具有一开口以暴露出对应导线架单元的部分区域，且该些开口用于容纳
该些芯片。
2.根据权利要求1所述的承载器阵列，其特征在于，所述第一封装体包
覆住各所述第二引脚的部分区域，且该些第二引脚通过所述第一封装体固定
于所述框体上。
3.根据权利要求1所述的承载器阵列，其特征在于，该些第二引脚自所
述第一封装体内延伸至所述第一封装体外，以被所述开口暴露。
4.根据权利要求1所述的承载器阵列，其特征在于，该些第二引脚系浮
置于所述第一封装体中。
5.根据权利要求1所述的承载器阵列，其特征在于，还包括：
多条焊线，其中所述控制器通过该些焊线与至少部分该些第二引脚电性
连接...

【专利技术属性】
技术研发人员：余政达，
申请(专利权)人：震扬集成科技股份有限公司，
类型：发明
国别省市：中国台湾;71