本发明专利技术提供一种决定个别晶粒标识符的方法与多晶片模块装置。在作为存储器装置的多个共同封装的存储器晶粒基于其个别唯一标识符(UID)决定个别晶粒ID。外部控制器开始内部晶粒ID(DID)判断流程，在由其UID决定数个时脉信号之后，各晶粒最终在其晶粒间信号接脚触发信号，且在其自身的信号回应之前，基于由其他晶粒的触发的信号数目分派自身晶粒ID。在各晶粒自身的信号回应之前，各晶粒记录由其他晶粒触发的信号数量，而且，在信号接脚上的信号总数可选择地决定装置的封装晶粒数。
【技术实现步骤摘要】
本专利技术是关于一种共同封装的多存储器晶粒(memory die)，且特别是有关于一种用于共同封装的多存储器晶粒决定个别晶粒标识符的方法与多晶片模块装置。
技术介绍
将两个或更多的存储器晶粒封装于一封装以用于各种用途是常见的事。晶粒可为相同的或相异的。在部分情况晶粒个别接口晶粒是部分地或完全地互相连接，因此需要用以区别在不同晶粒之间使用封装的接脚的技术。当晶粒是相同的类型，此问题会变得特别严重。堆置存储器晶粒的晶片选择接脚可用于在晶粒中分辨晶粒。在2013年I月30日揭露于飞索半导体股份有限公司(Spans1n Inc.)的数据表“S70FL256P 256-MbitCMOS 3.0 Volt Flash Memory with 104-MHz SPI Multi I/O Bus” 修正案第 5 版。两个相同的128Mb晶粒堆叠在它们个别的晶片选择输入接合至封装的个别接脚以形成快闪存储器装置。如此的存储器装置可被操作为在相同的串行外设接口(Serial PeripheralInterface,简称SPI)总线的两个分离的SPI装置，使用者通过个别晶片选择(Chipselect) 一次存取双晶粒堆叠的一晶粒。不利地，控制器被要求提供及管理多个/CS控制信号。此外，两个或更多晶片选择接脚的需求排除了四元SPI及四元外围接口(QuadPeripheral Interface,简称QPI)作为八接脚封装适合的选项。存储器晶粒典型地具有在制造时建立的唯一标识符(Unique Identifier,简称UID)，用来生产控制。适合的UID的一个范例是装置编号、流程批号、晶片编号、以及晶粒的X-Y座标的结合，从而确保了 UID的独特性。若外部控制器得知UID，如此的UID可通过一般接口用以在封装中识别一晶粒与其他晶粒。不幸地，在制造期间晶粒接口为互相连接之后，个别UID可能为不可存取的，从而个别UID对外部的控制器而言可能为未知。封装后在多晶粒存储器装置的编程存储器晶粒的堆叠位置的技术揭露于美国专利申请公开号US 2009/0085608，其专利技术人为Alzheimer，公开于2009年4月2日。各晶粒对应于晶粒的晶粒识别数据比特驱动输出信号至共同分享输出端。各个晶粒也包括仲裁(arbitrat1n)电路，其产生对应于晶粒的识别比特的控制信号不匹配于其他晶粒的对应的识别比特。控制信号依照仲裁的特定结果编程堆叠使能熔丝(stack enable fuse) 0
技术实现思路
本专利技术提供一种决定个别晶粒标识符的方法与多晶片模块装置。本专利技术的一实施例提供一种决定个别晶粒标识符(Die Identifier,简称DID)的方法，适用于具有个别唯一标识符(UID)的多个共同封装存储器晶粒，包括:使能存储器晶粒之间的共同连接(common connect1n);基于存储器晶粒的唯一标识符建立所述存储器晶粒的个别晶粒选择准则；同步地对存储器晶粒进行计时动作；以及在各存储器晶粒的计时动作期间:决定当晶粒选择准则是符合计时动作的运行时；产生对应于决定步骤的位于共同连接上的信号；在该产生步骤之前监控共同连接，以在当共同连接存在信号时增加晶粒位置(Die Posit1n，简称DP)参数；以及建立DP参数作为DID。本专利技术的另一实施例提供一种多晶片模块装置，包括:多个存储器晶粒，分别包括唯一标识符(UID)、晶粒标识符(DID)控制电路、多个接口接脚、以及晶粒间信号接脚(inter-die signaling pin);以及封装,其容纳多晶片模块组态内的所述多个存储器晶粒，且封装具有多个封装接脚，封装接脚至少其中之一耦接至各存储器晶粒的接口接脚的至少其中之一，其中各所述存储器晶粒具有存储器寻址能力；其中各所述DID控制电路包括:信号电路，耦接至该晶粒间信号接脚；计数器电路，耦接至该信号电路且经配置以在基于UID出现数个时脉信号时启动该信号电路；以及信号计数器，耦接至晶粒间信号接脚且经配置以在基于UID出现数个时脉信号之前，在各个位于晶粒间信号接脚的信号出现时增加晶粒位置(DP)参数。【附图说明】图1是SPI快闪存储器多晶片装置的实施方案的功能结构示意图；图2是任何类型具有共同封装存储器晶粒的任何类型多晶片装置的实施方案的功能结构示意图；图3是具有DID判断电路的SP1-NOR快闪存储器晶粒的结构示意图；图4是一 DID判断流程的流程图；图5是另一 DID判断流程的流程图；图6是图5的DID判断流程的电路结构图及波形图；图7是又一 DID判断流程的流程图；图8是具有堆叠存储器晶粒且在晶粒之间有分隔体(spacer)的多晶片模块的平面侧视图；图9是具有使用晶粒错开(staggering)的堆叠存储器晶粒的多晶片模块的平面侧视图；图10是具有不同尺寸的堆叠存储器晶粒的多晶片模块的平面侧视图；图11是另一实施例的DID控制电路的结构示意图。附图标记说明:100:多晶片封装装置；110、120、130、140、820、840、920、940:SPI 快闪存储器晶粒；150: SPI 封装接脚；200:多晶片封装装置；210、220、230、240、1020、1040:晶粒；250:封装接脚；260:内部的连接；300:N0R快闪存储器晶粒；310:指令处理与控制电路；320:N0R快闪存储器阵列；322:高压产生器；323:页面地址锁存器/计数器；324:写入保护逻辑与列解码器；326:字节地址锁存器/计数器；328:行解码器与页面缓冲器；330:寄存器；340、370、610、620、630、640:DID 控制电路；342:计数器；344:比较器；346、376:连接器；348、374:监控器；350、612、622、632、642:上拉装置；360:晶体管；372:可预载入计数器；378 =NAND 门；400 ?420、500 ?520、700 ?740:流程；616、626、636、646:焊垫；614、624、634、644:下拉装置；800,900,1000 =SPI 快闪存储器装置；810、910、1010:封装体；830:分隔体；861、862、863、864、980、990、1021、1022、1041:导线；850、950、1050:胶合剂；860、960、1060:散热垫；870、880、970、1070、1080:引线；930、1030:材质；/CS、/HOLD、103、/WP、102、DO、101、D1、100:接脚；BP:焊垫；CLK:时脉；CNT:计数；ENABLE:使能；UID:唯一标识符；DP:晶粒位置；GND:接地；INPUT:输入；OUTPUT:输出；PDC:封装晶粒计数；PRELOAD:预载入；VCC, Vcc:电源；Vss:负供应电压。【具体实施方式】此处描述的实施方式集中于用于串行外设接口快闪存储器装置决定唯一晶粒标识符，其中任何数量的SPI快闪存储器晶粒可使用于任何要求的多晶片封装技术例如多晶片模块(Multiple Chip Module，简称MCM) —并封装为单一装置，在维持SPI接口的优点下，以实现不同的性能例如每比特低成本(low per-bit cost)、高密度存储、对本文档来自技高网...
【技术保护点】
一种决定个别晶粒标识符的方法，适于具有个别唯一标识符的多个共同封装记忆体晶粒，其特征在于，包括：使能所述存储器晶粒之间的共同连接；基于所述存储器晶粒的所述唯一标识符建立所述存储器晶粒的个别晶粒选择准则；同步地对所述存储器晶粒进行计时动作；以及在各所述存储器晶粒的所述计时动作期间：决定当所述晶粒选择准则是符合所述计时动作的运行时；产生对应于所述决定步骤的位于所述共同连接上的信号；在所述产生步骤之前监控所述共同连接，以在当所述共同连接存在信号时增加晶粒位置参数；以及建立所述晶粒位置参数作为所述晶粒标识符。
【技术特征摘要】
【专利技术属性】
技术研发人员：陈毓明，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：中国台湾;71
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