本实用新型专利技术涉及一种大功率金属单列直插封装晶体管阵列板，晶体管阵列板包括基板以及形成在基板上的第一导电层；第一导电层上第一栅极绝缘层；第一栅极绝缘层上半导体层；至少部分形成在该半导体层上且包括相互隔开的数据线和漏极电极的第二导电层，第二导电层包括阻挡金属构成的下部膜和Al或Al合金构成的上部膜；覆盖该半导体层的钝化层；以及形成在该第二导电层之上并与第二导电层接触的第三导电层，其中，至少该上部膜的一边缘位于下部膜上，使得下部膜包括露在上部膜外的第一部分，且第三导电层接触下部膜的该第一部分；上部膜的边缘横贯下部膜；钝化层具有至少部分露出下部膜的该第一部分的接触孔；第三导电层的至少一部分位于钝化层上。
【技术实现步骤摘要】
本技术属于半导体
，具体的是一种大功率金属单列直插封装晶体管阵列板。
技术介绍
通常，集成电路包含形成在基板上的NM0S(η型金属-氧化物-半导体)晶体管和PMOS (Ρ型金属-氧化物-半导体)晶体管的组合。集成电路的性能与其所包含的晶体管的性能有直接关系。因此，希望提尚晶体管的驱动电流以增强其性能。美国专利申请N0.20100038685 A公开了一种晶体管，在该晶体管的沟道区与源/漏区之间形成位错，这种位错产生拉应力，该拉应力提高了沟道中的电子迀移率，由此晶体管的驱动电流得以增加。对已经形成了栅极电介质和栅极的半导体基板进行硅注入，从而形成非晶区域。对该半导体基板进行退火，使得非晶区域再结晶，在再结晶过程中，水平方向和竖直方向上的两个不同的晶体生长前端相遇，从而形成了位错。
技术实现思路
本技术的目的是为了解决上述问题，提出一种大功率金属单列直插封装晶体管阵列板。—种大功率金属单列直插封装晶体管阵列板，所述晶体管阵列板包括基板以及形成在基板上的第一导电层;第一导电层上的第一栅极绝缘层;第一栅极绝缘层上的半导体层；至少部分形成在该半导体层上且包括相互隔开的数据线和漏极电极的第二导电层，该第二导电层包括阻挡金属构成的下部膜和A1或A1合金构成的上部膜;覆盖该半导体层的钝化层；以及形成在该第二导电层之上并与第二导电层接触的第三导电层，其中，至少该上部膜的一边缘位于下部膜上，使得下部膜包括露在上部膜外的第一部分，且第三导电层接触下部膜的该第一部分;上部膜的边缘横贯下部膜;钝化层具有至少部分露出下部膜的该第一部分的接触孔;第三导电层的至少一部分位于钝化层上；以及上部膜的该至少一边缘不与接触孔的边界重合;钝化层接触接触孔附近的下部膜；下部膜为Cr、Mo或Mo合金;还包括位于半导体层与第二导电层之间的欧姆接触层;欧姆接触层具有与第二导电层基本相同的平面形状;半导体层的边界或者与第二导电层的边界大致重合，或者位于第二导电层之外；第三导电层为ΙΤ0或ΙΖ0。所述阵列板还包括设置在基板上的数据线;所述数据线与第一栅极线相交，所述第一栅极线包括栅电极;所述第一栅极绝缘层，设置在栅极线上并具有暴露所述数据线的接触孔;所述钝化层设置在半导体层上;进一步包括设置在所述半导体层和所述钝化层之间的绝缘体层;还包括层间绝缘层，该层间绝缘层设置在数据线和栅极线之间；第三导电层包括接触漏极电极的像素电极;钝化层具有用于漏极电极与像素电极之间的接触的第一接触孔、露出第一导电层的一部分的第二接触孔、以及露出数据线的一部分的第三接触孔，并且第三导电层包括通过第二接触孔接触第一导电层的第一接触辅助部分、以及通过第三接触孔接触数据线的第二接触辅助部分;第二导电层的第一部分不平坦。晶体管的第一引线11-1;具有控制输入端且一端与上述第1引线11-1相连的第1开关手段Q1;与上述第1开关手段Q1的控制输入端相连的第二引线BU;与上述第1开关手段Q1的另一端相连的第3引线U;具有控制输入端且一端与上述第1引线11-1相连的第2开关手段Q2;与上述第2开关手段Q2的控制输入端相连的第4引线BV;与上述第2开关手段Q2的另一端相连的第5引线V;具有控制输入端且一端与上述第1引线11-1相连的第3开关手段Q3;与上述第3开关手段Q3的控制输入端相连的第6引线BW;与上述第3开关手段Q3的另一端相连的第7引线W;具有控制输入端且一端与上述第3引线U相连的第4开关手段Q4;与上述第4开关手段Q4的控制输入端相连的第8引线BX;具有控制输入端且一端与上述第5引线V相连的第5开关手段Q5;与上述第5开关手段Q5的控制输入端相连的第9引线BY;具有控制输入端且一端与上述第7引线W相连的第6开关手段Q6;与上述第6开关手段Q6的控制输入端相连的第10引线BZ;与上述第4至第6开关手段Q4?Q6的另一端相连的第11引线11-2;封装有上述第1至第6开关手段Q1?Q6和上述第1?第11引线ll-l，BU，U，BV，V，BW，W，BX，BY，BZ，ll-2的内引线部分的SIP型组件14;且上述第8引线BX，第9引线BY，第10引线BZ和第11引线11-2相邻配置。所述基板由碳、碳化硅、氮化硅、氧化铝和硅复合而成，所述基板由外而内共有5层，分别是硅层、氮化硅层、碳化硅层、碳层和氧化铝基体层，每层的厚度为0.5-3_。【附图说明】图1是根据本技术的一个实施例的一种大功率金属单列直插封装晶体管阵列板的横截面示意图；图2是基板的结构示意图。其中，1是基板;2是第一导电层;3是第二导电层;4是半导体层;5是欧姆接触层;6是第二导电层;7是一棚■极绝缘层；11是娃层、12是氣化娃层、13是碳化娃层、14是碳层、15是氧化铝基体层。【具体实施方式】—种大功率金属单列直插封装晶体管阵列板，所述晶体管阵列板包括基板以及形成在基板上的第一导电层;第一导电层上的第一栅极绝缘层;第一栅极绝缘层上的半导体层；至少部分形成在该半导体层上且包括相互隔开的数据线和漏极电极的第二导电层，该第二导电层包括阻挡金属构成的下部膜和A1或A1合金构成的上部膜;覆盖该半导体层的钝化层；以及形成在该第二导电层之上并与第二导电层接触的第三导电层，其中，至少该上部膜的一边缘位于下部膜上，使得下部膜包括露在上部膜外的第一部分，且第三导电层接触下部膜的该第一部分;上部膜的边缘横贯下部膜;钝化层具有至少部分露出下部膜的该第一部分的接触孔;第三导电层的至少一部分位于钝化层上；以及上部膜的该至少一边缘不与接触孔的边界重合;钝化层接触接触孔附近的下部膜；下部膜为Cr、Mo或Mo合金;还包括位于半导体层与第二导电层之间的欧姆接触层;欧姆接触层具有与第二导电层基本相同的平面形状;半导体层的边界或者与第二导电层的边界大致重合，或者位于第二导电层之外；第三导电层为ΙΤ0或ΙΖ0。所述阵列板还包括设置在基板上的数据线;所述数据线与第一栅极线相交，所述第一栅极线包括栅电极;所述第一栅极绝缘层，设置在栅极线上并具有暴露所述数据线的接触孔;所述钝化层设置在半导体层上;进一步包括设置在所述半导体层和所述钝化层之间的绝缘体层;还包括层间绝缘层，该层间绝缘层设置在数据线和栅极线之间；第三导电层包括接触漏极电极的像素电极;钝化层具有用于漏极电极与像素电极之间的接触的第一接触孔、露出第一导电层的一部分的第二接触孔、以及露出数据线的一部分的第三接触孔，并且第三导电层包括通过第二接触孔接当前第1页1 2 本文档来自技高网...
【技术保护点】
一种大功率金属单列直插封装晶体管阵列板，其特征在于：所述晶体管阵列板包括基板以及形成在基板上的第一导电层；第一导电层上的第一栅极绝缘层；第一栅极绝缘层上的半导体层；至少部分形成在该半导体层上且包括相互隔开的数据线和漏极电极的第二导电层，该第二导电层包括阻挡金属构成的下部膜和Al或Al合金构成的上部膜；覆盖该半导体层的钝化层；以及形成在该第二导电层之上并与第二导电层接触的第三导电层，其中，至少该上部膜的一边缘位于下部膜上，使得下部膜包括露在上部膜外的第一部分，且第三导电层接触下部膜的该第一部分；上部膜的边缘横贯下部膜；钝化层具有至少部分露出下部膜的该第一部分的接触孔；第三导电层的至少一部分位于钝化层上；以及上部膜的该至少一边缘不与接触孔的边界重合；钝化层接触接触孔附近的下部膜；下部膜为Cr、Mo或Mo合金；还包括位于半导体层与第二导电层之间的欧姆接触层；欧姆接触层具有与第二导电层基本相同的平面形状；半导体层的边界或者与第二导电层的边界大致重合，或者位于第二导电层之外；第三导电层为ITO或IZO。
【技术特征摘要】
【专利技术属性】
技术研发人员：汪波，李开江，高仕骥，乔玉明，
申请(专利权)人：沈阳飞达电子有限公司，
类型：新型
国别省市：辽宁;21
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