一种半导体器件及其制造方法技术

一种半导体器件及其制造方法，属于半导体技术领域。包括多个结构相同并依次连接的元胞，所述元胞包括N型掺杂衬底，位于N型掺杂衬底之上的N型轻掺杂外延层，位于N型轻掺杂外延层之中的扩散P型阱区，位于扩散P型阱区之中的第一P型重掺杂区和N型重掺杂区，位于N型轻掺杂外延层和扩散P型阱区上表面的氧化层，覆盖整个元胞的金属阴极，位于N型掺杂衬底下表面的第二P型重掺杂区和金属阳极。本发明专利技术半导体器件在衬底背面注入与衬底掺杂类型相反的半导体材料，一方面，P型重掺杂背面注入会向N型衬底与N型轻掺杂外延层注入空穴，使得半导体器件为空穴电流和电子电流两种载流子电流，增大器件的电流密度，另一方面可提高器件的反向耐压。

【技术实现步骤摘要】

本专利技术属于半导体
，具体涉及。
技术介绍
恒流源是一种常用的电子设备和装置，在电子线路中使用相当广泛。恒流源用于保护整个电路，即使出现电压不稳定或负载电阻变化很大的情况，都能确保供电电流的稳定。恒流二极管(CRD，Current Regulative D1de)是一种半导体恒流器件，其用两端结型场效应管作为恒流源代替普通的由晶体管、稳压管和电阻等多个元件组成的恒流源，可以在一定的工作范围内保持一个恒定的电流值，其正向工作时为恒流输出，输出电流在几毫安到几十毫安之间，可直接驱动负载，实现了电路结构简单、器件体积小、器件可靠性高等目的。另外恒流器件的外围电路非常简单，使用方便，经济可靠，已广泛应用于自动控制、仪表仪器、保护电路等领域。但是，目前的恒流器件在施加反向电压时仍然导通，且恒流区范围普遍较窄，同时能提供的恒定电流也较低。
技术实现思路
本专利技术针对恒流器件反向导通的问题，提出了。本专利技术半导体器件采用与外延层掺杂浓度不同、掺杂类型相同的半导体材料作为衬底，并在衬底的背面注入与衬底掺杂类型相反的半导体材料形成掺杂区，可实现正向大电流、反向高耐压；且本专利技术半导体器件具有较低的夹断电压、较高的击穿电压和较好的恒流能力。本专利技术的技术方案如下:一种半导体器件，包括多个结构相同并依次连接的元胞，所述元胞包括N型掺杂衬底2，位于N型掺杂衬底2之上的N型轻掺杂外延层3，位于N型轻掺杂外延层3之中的扩散P型阱区4，所述扩散P型阱区4为两个并分别位于元胞的两端，位于扩散P型阱区4之中的第一 P型重掺杂区5和N型重掺杂区7，位于N型轻掺杂外延层3和扩散P型阱区4上表面的氧化层10，覆盖整个元胞表面的金属阴极9，位于N型掺杂衬底2下表面的第二 P型重掺杂区1，位于第二 P型重掺杂区1下表面的金属阳极8，所述第一 P型重掺杂区5、N型重掺杂区7和金属阴极9形成欧姆接触，所述第二 P型重掺杂区1和金属阳极8形成欧姆接触。进一步地，所述半导体器件还包括位于N型重掺杂区7和N型轻掺杂外延层3之间且嵌入扩散P型阱区4上表面的N型耗尽型沟道区6，所述氧化层10位于N型轻掺杂外延层3和N型耗尽型沟道区6上表面。进一步地，所述半导体器件中各掺杂类型可相应变为相反的掺杂，即P型掺杂变为N型掺杂的同时，N型掺杂变为P型掺杂。进一步地，所述半导体器件所用半导体材料为硅或者碳化硅等。进一步地，所述元胞中扩散P型阱区4之间的距离、N型掺杂衬底2的厚度、N型轻掺杂外延层3的厚度可根据具体耐压及夹断电压的要求进行调节；所述元胞的个数可根据恒定电流值的要求进行调节，大大增加了器件设计的灵活性。上述半导体器件的制造方法，包括以下步骤:步骤1:采用N型硅片作为衬底，在其表面进行轻掺杂N型外延，形成N型轻掺杂外延层3 ；步骤2:进行扩散P型阱区4注入前预氧；步骤3:光刻扩散P型阱区窗口，进行扩散P型阱区4注入，注入剂量根据不同电流能力调节，然后进行扩散P型阱区4推结，刻蚀多余的氧化层；步骤4:进行第一 P型重掺杂区5、N型重掺杂区7注入前预氧，光刻N+窗口，进行N型重掺杂区7注入，光刻P+窗口，进行第一 P型重掺杂区5注入，刻蚀多余的氧化层；步骤5:在元胞上表面淀积前预氧，淀积氧化层，光刻、刻蚀形成氧化层10 ；步骤6:欧姆孔刻蚀，淀积铝金属；步骤7:刻蚀金属，形成金属阴极9 ;步骤8:淀积钝化层，刻阴极PAD孔；步骤9:将硅片减薄，在N型掺杂衬底2下表面注入第二 P型重掺杂区1 ;步骤10:第二 P型重掺杂区1下表面形成金属阳极8 ; 步骤11:淀积钝化层，刻阳极PAD孔。进一步地，所述半导体器件制造方法中第一 P型重掺杂区5与N型重掺杂区7的注入顺序可互换。进一步地，所述半导体器件制造方法中金属阳极8与金属阴极9可同时形成。进一步地，所述硅片减薄的厚度可根据具体耐压调节。本专利技术的有益效果为:1、本专利技术半导体器件在衬底背面注入与衬底掺杂类型相反的半导体材料形成第二 P型重掺区1，第二 P型重掺杂区1与金属阳极8形成欧姆接触，并向N型掺杂衬底2、N型轻掺杂外延层3注入空穴，使得半导体器件为空穴电流和电子电流两种载流子电流，增大了器件的电流密度。2、本专利技术半导体器件在外延层中注入推结形成扩散阱区，在两个扩散阱区之间形成导电沟道，夹断电压控制在4V以下；且衬底背面的重掺杂区采用与衬底类型相反的掺杂，可以有效提高器件的反向耐压。3、本专利技术半导体器件为双极型器件，相比单极型器件，本专利技术半导体器件有更大的电流密度，可节省芯片面积；且采用双沟道设计，使器件有较强的恒流能力，且电流值更加稳定。4、本专利技术中元胞的个数、元胞中扩散阱区4之间的距离、衬底厚度、外延厚度均可根据具体耐压、恒定电流和夹断电压的要求进行调节，大大增加了器件设计的灵活性。5、本专利技术中N型衬底上外延N型轻掺杂外延层，可更好的调节器件具体耐压、恒定电流和夹断电压，大大增加了器件设计的灵活性。【附图说明】图1为本专利技术提供的一种半导体器件的结构示意图；图2为本专利技术提供的一种半导体器件结构中的元胞的结构示意图；图3为本专利技术实施例的元胞的工艺仿真示意图；图4为本专利技术实施例提供的半导体器件的正向电流电压特性曲线图；图5为本专利技术实施例提供的半导体器件的反向特性曲线图；图6为本专利技术实施例提供的半导体器件元胞的制造方法的工艺流程示意图；图7为图6元胞制造过程中对应的工艺仿真图。【具体实施方式】下面结合附图和实施例，详述本专利技术的技术方案。如图1所示，为本专利技术提供的一种实施方式的半导体器件的结构示意图，所述半导体器件包括e个结构相同并依次连接的元胞1 (1)、1 (2)…1 (e)，所述元胞包括第二 P型重掺杂区1、N型掺杂衬底2、N型轻掺杂外延层3、扩散P型阱区4、第一 P型重掺杂区5、耗尽型沟道区6、N型重掺杂区7、金属阳极8、金属阴极9和氧化层10 ;所述N型轻掺杂外延层3位于N型掺杂衬底2之上，所述扩散P型阱区4位于N型轻掺杂外延层3之中，所述扩散P型阱区4为两个并分别位于元胞的两端，所述第一 P型重掺杂区5和N型重掺杂区7位于扩散P型阱区4之中，所述耗尽型沟道区6位于N型重掺杂区7和N型轻掺杂外延层3之间且嵌入扩散P型阱区4上表面，所述耗尽型沟道区6、N型重掺杂区7和第一 P型重掺杂区5并排位于扩散P型阱区4之中，所述N型重掺杂区7位于耗尽型沟道区6和第一P型重掺杂区5之间，所述氧化层10位于N型轻掺杂外延层3、耗尽型沟道区6和部分N型重掺杂区7的上表面，所述第二 P型重掺杂区1位于N型衬底2下表面，所述金属阴极9位于氧化层10、第一 P型重掺杂区5和N型重掺杂区7上表面，覆盖整个元胞表面，所述金属阳极8位于第二P型重掺杂区1的下表面，所述第二P型重掺杂区1位于N型衬底2与金属阳极8之间，所述第一 P型重掺杂区5、N型重掺杂区7和金属阴极9形成欧姆接触，所述第二 P型重掺杂区1与金属阳极8形成欧姆接触；所述元胞个数e可根据具体电流能力要求进行调整；所述衬底厚度、外延厚度可根据具体电流能力、耐压能力要求进行调整。进一步地，所述元胞中扩散P型阱区4之间的距离、外延层厚度、衬底厚度以及元胞的个数可根据具体耐压及夹断电压的要求进行调节，大大增加了器件设计的灵活性。进一步地，所述元胞通过在扩散P型阱区本文档来自技高网...

【技术保护点】
一种半导体器件，包括多个结构相同并依次连接的元胞，所述元胞包括N型掺杂衬底(2)，位于N型掺杂衬底(2)之上的N型轻掺杂外延层(3)，位于N型轻掺杂外延层(3)之中的扩散P型阱区(4)，所述扩散P型阱区(4)为两个并分别位于元胞的两端，位于扩散P型阱区(4)之中的第一P型重掺杂区(5)和N型重掺杂区(7)，位于N型轻掺杂外延层(3)和扩散P型阱区(4)上表面的氧化层(10)，覆盖整个元胞表面的金属阴极(9)，位于N型掺杂衬底(2)下表面的第二P型重掺杂区(1)，位于第二P型重掺杂区(1)下表面的金属阳极(8)，所述第一P型重掺杂区(5)、N型重掺杂区(7)和金属阴极(9)形成欧姆接触，所述第二P型重掺杂区(1)和金属阳极(8)形成欧姆接触。

【技术特征摘要】

【专利技术属性】
技术研发人员：乔明，方冬，于亮亮，何逸涛，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川;51