本发明专利技术提供一种移位寄存单元，包括上拉节点、下拉节点、低电平信号端、第二时钟信号端和下拉模块，所述第二时钟信号端在输入子阶段和下拉子阶段向下拉节点提供高电平信号，所述下拉模块分别与上拉节点、下拉节点、移位寄存单元的输出端和所述低电平信号端相连，所述移位寄存单元还包括放电模块，所述放电模块用于在输入子阶段将所述下拉节点与低电平信号端导通，并且在输入子阶段和下拉子阶段，所述上拉节点和所述移位寄存单元的输出端均与所述低电平信号端导通。相应地，本发明专利技术还提供一种移位寄存单元的驱动方法、栅极驱动电路和显示装置。本发明专利技术能够减小下拉节点电位升高时发生的漂移，防止移位寄存单元在输出阶段以外的其他阶段产生噪声。
【技术实现步骤摘要】
本专利技术涉及显示
，具体涉及一种移位寄存单元及其驱动方法、栅极驱动电路和显示装置。
技术介绍
显示装置的栅极驱动电路包括多个级联的移位寄存单元，多个移位寄存单元依次输出扫描信号，每个移位寄存单元包括多个薄膜晶体管。在移位寄存单元工作的输出阶段，上拉节点为高电平电位，控制与上拉节点相连的上拉模块导通，移位寄存单元的输出端输出高电平信号；在输出阶段以外的其他阶段(如输入阶段和下拉阶段)，下拉节点为高电平，以控制与下拉节点相连的下拉模块导通，将移位寄存单元的输出端下拉至低电平电位。为了使得移位寄存单元在输入阶段和下拉阶段输出低电平，通常会通过时钟信号端向下拉节点输入高电平信号，以使得受下拉节点控制的下拉晶体管在输入阶段和下拉阶段导通。但是这种情况下，下拉节点的电位会直接由低电平上升为较高的高电平，这会导致下拉节点的电位不稳定，容易发生漂移，从而使得下拉节点控制的下拉模块工作的不稳定，导致移位寄存单元在在输出阶段以外的其他阶段(如，输入阶段)容易产生噪声。
技术实现思路
本专利技术的目的在于提供一种移位寄存单元及其驱动方法、栅极驱动电路和显示装置，以减少下拉节点的电位升高时出现的漂移。为了实现上述目的，本专利技术提供一种移位寄存单元，包括上拉节点、下拉节点、低电平信号端、第二时钟信号端和下拉模块，所述第二时钟信号端在所述移位寄存单元的输入子阶段和下拉子阶段向所述下拉节点提供高电平信号，所述下拉模块分别与所述上拉节点、所述下拉节点、所述移位寄存单元的输出端和所述低电平信号端相连，所述移位寄存单元还包括放电模块，所述放电模块分别与所述下拉节点和所述低电平信号端相连，用于在所述输入子阶段将所述下拉节点与所述低电平信号端导通，并且在所述输入子阶段和下拉子阶段，所述下拉节点的电位能够使得所述下拉模块将所述上拉节点和所述移位寄存单元的输出端均与所述低电平信号端导通。可选地，所述下拉模块包括第一下拉晶体管和第二下拉晶体管，所述第一下拉晶体管的第一极与所述上拉节点相连，所述第二下拉晶体管的第一极与所述移位寄存单元的输出端相连，所述第一下拉晶体管的栅极和所述第二下拉晶体管的栅极均与所述下拉节点相连，所述第一下拉晶体管的第二极和所述第二下拉晶体管的第二极均与所述低电平信号端相连，所述放电模块还与所述移位寄存单元的输入端和所述上拉节点中的至少一者相连，当所述移位寄存单元的输入端和所述上拉节点中与所述放电模块相连的至少一者向所述放电模块提供高电平信号时，所述放电模块能够将所述下拉节点和所述低电平信号端导通。可选地，所述放电模块包括第一放电晶体管和第二放电晶体管，所述第一放电晶体管的栅极与所述移位寄存单元的输入端相连，所述第二放电晶体管的栅极与所述上拉节点相连，所述第一放电晶体管的第一极和所述第二放电晶体管的第一极均与所述下拉节点相连，所述第一放电晶体管的第二极和所述第二放电晶体管的第二极均与所述低电平信号端相连。可选地，所述移位寄存单元还包括具有内阻的下拉节点充电模块，所述下拉节点充电模块的输入端与所述第二时钟信号端相连，所述下拉节点充电模块的输出端与所述下拉节点相连。可选地，所述下拉节点充电模块包括充电晶体管，所述充电晶体管的栅极和第一极相连并形成为所述下拉节点充电模块的输入端，所述充电晶体管的第二极形成为所述下拉节点充电模块的输出端。可选地，所述移位寄存单元还包括上拉模块和第一时钟信号端，所述上拉模块的第一端与所述上拉节点相连，所述上拉模块的第二端与第一时钟信号端相连，所述上拉模块的第三端与所述移位寄存单元的输出端相连，当所述上拉模块的第一端接收到高电平信号时，所述上拉模块的第二端和第三端之间能够导通，在所述输入子阶段之后的输出子阶段，所述第一时钟信号端输入高电平信号，所述上拉节点与所述移位寄存单元的输出端之间设置有存储模块，以使所述上拉节点与所述移位寄存单元的输出端之间的电压在所述输入子阶段和所述输出子阶段相同。可选地，所述上拉模块包括第一上拉晶体管和第二上拉晶体管，所述第一上拉晶体管的栅极和第二上拉晶体管的栅极相连并形成所述上拉模块的第一端，所述第一上拉晶体管的第一极和所述第二上拉晶体管的第一极相连并形成所述上拉模块的第二端，所述第一上拉晶体管的第二极和所述第二上拉晶体管的第二极相连并形成所述上拉模块的第三端;所述存储模块包括:所述第一上拉晶体管的栅极和第二极之间形成的耦合电容以及所述第二上拉晶体管的栅极和第二极之间形成的耦合电容。可选地，所述存储模块还包括存储电容，所述存储电容的第一端与所述上拉节点相连，所述存储电容的第二端与所述移位寄存单元的输出端相连。可选地，所述移位寄存单元还包括输入模块，所述输入模块分别与所述移位寄存单元的输入端和所述上拉节点相连，用于在输入子阶段对所述上拉节点充电。可选地，所述输入模块包括输入晶体管，所述输入晶体管的栅极和第一极均与所述移位寄存单元的输入端相连，所述输入晶体管的第二极与所述上拉节点相连。可选地，所述移位寄存单元还包括复位模块，用于在输入子阶段开始之前的复位子阶段对移位寄存单元的上拉节点和移位寄存单元的输出端进行复位。可选地，所述复位模块包括第一复位晶体管和第二复位晶体管，所述第一复位晶体管的栅极和第二复位晶体管的栅极均与所述移位寄存单元的复位端相连，所述第一复位晶体管的第一极与所述上拉节点相连，所述第一复位晶体管的第二极与所述低电平信号端相连，所述第二复位晶体管的第一极与所述移位寄存单元的输出端相连，所述第二复位晶体管的第二极和所述第一复位晶体管的第一极相连。可选地，所述复位模块包括第一复位晶体管、第二复位晶体管和常开晶体管，所述第一复位晶体管的栅极和所述第二复位晶体管的栅极均与所述移位寄存单元的复位端相连，所述常开晶体管的栅极与高电平信号端相连，所述常开晶体管的第一极与所述上拉节点相连，所述常开晶体管的第二极与所述第一复位晶体管的第一极相连，所述第一复位晶体管的第二极与所述低电平信号端相连，所述第二复位晶体管的第一极与所述移位寄存单元的输出端相连，所述第二复位晶体管的第二极与所述常开晶体管的第一极相连。可选地，所述移位寄存单元还包括触控降噪模块，该触控降噪模块的第一端与能够在触控阶段提供高电平信号的触控使能端相连，所述触控降噪模块的第二端与所述移位寄存单元的输出端相连，所述触控降噪模块的第三端与低电平信号端相连，当所述触控降噪模块的第一端接收高电平信号时，所述触控降噪模块的第二端和第三端能够导通。可选地，所述触控降噪模块包括第一降噪晶体管，所述第一降噪晶体管的栅极形成为所述触控降噪模块的第一端，所述第一降噪晶体管的第一极形成为所述触控降噪模块的第二端，所述第一降噪晶体管的第二极形成为所述触控降噪模块的第三端。可选地，所述触控降噪模块还包括第二降噪晶体管，所述第二降噪晶体管的栅极与所述第一降噪晶体管的栅极相连，所述第二降噪晶体管的第一极与所述第一降噪晶体管的第一极相连，所述第二降噪晶体管的第二极与所述第一降噪晶体管的第二极相连。相应地，本专利技术还提供一种移位寄存单元的驱动方法，所述驱动方法包括:在输入子阶段，向所述移位寄存单元的输入端提供高电平信号，通过第二时钟信号端向所述移位寄存单元的下拉节点提供高电平信号并将所述下拉节点与低电平信号端导通，并使所述移位寄存单元本文档来自技高网...
【技术保护点】
一种移位寄存单元，包括上拉节点、下拉节点、低电平信号端、第二时钟信号端和下拉模块，所述第二时钟信号端在所述移位寄存单元的输入子阶段和下拉子阶段向所述下拉节点提供高电平信号，所述下拉模块分别与所述上拉节点、所述下拉节点、所述移位寄存单元的输出端和所述低电平信号端相连，其特征在于，所述移位寄存单元还包括放电模块，所述放电模块分别与所述下拉节点和所述低电平信号端相连，用于在所述输入子阶段将所述下拉节点与所述低电平信号端导通，并且在所述输入子阶段和下拉子阶段，所述下拉节点的电位能够使得所述下拉模块将所述上拉节点和所述移位寄存单元的输出端均与所述低电平信号端导通。
【技术特征摘要】
【专利技术属性】
技术研发人员：郝学光，马永达，程鸿飞，
申请(专利权)人：京东方科技集团股份有限公司，
类型：发明
国别省市：北京;11
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