本发明专利技术公开了一种嵌入式OTP结构，包括：一由栅极-栅氧化层-硅衬底构成的第一耦合电容；还包括一MIP电容或一PIP电容；所述MIP电容或PIP电容与第一耦合电容并联，形成双耦合电容。本发明专利技术在同样电容值大小的情况下，可以有效减小电容面积。
【技术实现步骤摘要】
【专利摘要】本专利技术公开了一种嵌入式0TP结构，包括：一由栅极-栅氧化层-硅衬底构成的第一耦合电容；还包括一MIP电容或一PIP电容；所述MIP电容或PIP电容与第一耦合电容并联，形成双耦合电容。本专利技术在同样电容值大小的情况下，可以有效减小电容面积。【专利说明】嵌入式OTP结构
本专利技术涉及半导体集成电路领域，特别是涉及一种双耦合电容的嵌入式0ΤΡ结 构。
技术介绍
传统的连接电容型OTP (One Time Programmable R0M，一次可编程存储器）一般 只使用栅极-栅氧化层-硅衬底电容作为耦合电容；该耦合电容面积比较大，使得一次可编 程存储器晶胞单元（OTP cell)及相应的电路模块面积较大。虽然CMOS (Complementary Metal Oxide Semiconductor,互补金属氧化物半导体)工艺尺寸在不断缩小，但由于稱合电 容面积较难降下来，限制了一次可编程存储器晶胞单元及相应的电路模块面积的缩小。 现有的连接电容型0ΤΡ制作工艺流程如下： 步骤1、参见图1所示，使用L0C0S(Local Oxide of Silicon,局部娃氧化)或STI (Shallow Trench Isolation，浅沟槽隔离）工艺，形成有源区（Active) 1 和 L0C0S/STI 区 域(有源区以外的区域，图中未示)。 步骤2、参见图2所示，进行N阱注入及P阱注入，分别形成P阱2和N阱3。 步骤3、参见图3所示，栅氧化层及栅极多晶硅成长，并进行栅极多晶硅刻蚀，形成 栅极4。 步骤 4、参见图 5 所不，在 CMOS 区域进行 NLDD(N type Lightly Doped Drain，N 型 轻掺杂漏结构，图中未示)注入、在OTP晶胞的晶体管区域进行HDD (Highly Doped Drain， 高掺杂漏结构）9注入和在CMOS区域进行PLDD (P type Lightly Doped Drain，P型轻掺 杂漏结构，图中未示）注入，侧壁保护层（Spacer)成长及刻蚀，NP (N型源漏区）7及PP (P 型源漏区）8注入，至此一次可编程存储器晶胞单元已形成；其中，左边为晶胞的晶体管6 (Cell Transistor)，右边为晶胞的f禹合电容 5 (Cell Capacitance)区域。 后续再进行接触孔，通孔，后层金属连线及钝化层工艺。
技术实现思路
本专利技术要解决的技术问题是提供一种嵌入式0ΤΡ结构，在同样电容值大小的情况 下，可以有效减小电容面积。 为解决上述技术问题，本专利技术的嵌入式0ΤΡ结构，包括：一由栅极-栅氧化层-硅 衬底构成的第一稱合电容；还包括一 MIP (Metal-Insulator-Poly，金属-绝缘介质-多晶 娃）电容或一 PIP (P〇ly-Insulator-Poly，多晶娃-绝缘介质-多晶娃）电容；所述MIP电 容或PIP电容与第一耦合电容并联，形成双耦合电容。 本专利技术是在传统的栅极-栅氧化层-硅衬底耦合电容结构上再叠加上MIP或PIP 等电容的双耦合电容的嵌入式0ΤΡ ;两个电容并联，相当于两个电容值相加，在同样电容值 大小的情况下，与传统的单耦合电容相比，可以有效的减小电容面积，即减小0ΤΡ的晶胞单 元（cell)以及相应的电路模块的面积。叠加的电容除MIP或PIP外，还可使用栅极/侧壁 保护层介质或工艺中其他合适的介质层/多晶硅高阻（HRpoly)电容，一般不会增加工艺成 本。 【专利附图】【附图说明】 下面结合附图与【具体实施方式】对本专利技术作进一步详细的说明： 图1是形成有源区和L0C0S/STI区域示意图； 图2是进行N阱及P阱注入示意图； 图3是栅氧化层及栅极多晶硅成长，并进行栅极多晶硅刻蚀示意图； 图4是MIP或PIP中间介质层及WSi或多晶硅生长，并进行刻蚀示意图； 图5是现有的连接电容型0ΤΡ结构示意图； 图6是双耦合电容的嵌入式0ΤΡ结构示意图。 【具体实施方式】 所述双耦合电容的嵌入式0ΤΡ制作工艺流程如下： 步骤一、如图1所示，使用L0C0S或STI工艺，在0ΤΡ晶胞的晶体管及0ΤΡ晶胞的 耦合电容处形成有源区1，其他区域形成L0C0S/STI区域。 步骤二、如图2所示，在0ΤΡ晶胞的耦合电容区域进行N阱注入，形成N阱3,在0ΤΡ 晶胞的晶体管区域进行P阱注入，形成P阱2。 步骤三、如图3所示，整片圆片进行栅氧化层及栅极多晶硅成长，并进行栅极多晶 硅刻蚀，形成栅极4。 步骤四、如图4所示，进行MIP或PIP中间介质层及WSi (钨化硅）或多晶硅生长 及刻蚀。WSi作为MIP电容的上极板，多晶硅作为PIP电容的上极板。所述中间介质层也可 使用侧壁保护层介质或工艺中其他合适的层次，上极板也可使用多晶硅高阻等。 步骤五、如图6所示，分别在CMOS区域进行NLDD注入（图中未示)、在0ΤΡ晶胞的 晶体管区域进行HDD9注入和在CMOS区域进行PLDD注入（图中未示)，侧壁保护层成长及刻 蚀，NP7及PP8注入，至此一次可编程存储器晶胞单元已形成，左边为晶胞的晶体管6区域， 右边为晶胞的耦合电容5区域。 后续再进行接触孔，通孔，后层金属连线及钝化层工艺。 如图6所示，晶胞的耦合电容5除了栅极-栅氧化层-硅衬底电容外，再叠加上栅 极-绝缘介质层-WSi或多晶硅（Poly)电容，即形成双耦合电容的嵌入式0ΤΡ。 以上通过【具体实施方式】对本专利技术进行了详细的说明，但这些并非构成对本专利技术的 限制。在不脱离本专利技术原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也 应视为本专利技术的保护范围。【权利要求】1. 一种嵌入式一次可编程存储器OTP结构，包括：一由栅极-栅氧化层-娃衬底构成的 第一耦合电容；其特征在于，还包括：一金属-绝缘介质-多晶硅MIP电容或一多晶硅-绝 缘介质-多晶硅PIP电容；所述金属-绝缘介质-多晶硅MIP电容或多晶硅-绝缘介质-多 晶娃PIP电容与第一稱合电容并联，形成双稱合电容。【文档编号】H01L27/112GK104218038SQ201310222709【公开日】2014年12月17日 申请日期:2013年6月5日 优先权日:2013年6月5日 【专利技术者】李亮, 王佰胜, 赵新梅 申请人:上海华虹宏力半导体制造有限公司本文档来自技高网...
【技术保护点】
一种嵌入式一次可编程存储器OTP结构，包括：一由栅极‑栅氧化层‑硅衬底构成的第一耦合电容；其特征在于，还包括：一金属‑绝缘介质‑多晶硅MIP电容或一多晶硅‑绝缘介质‑多晶硅PIP电容；所述金属‑绝缘介质‑多晶硅MIP电容或多晶硅‑绝缘介质‑多晶硅PIP电容与第一耦合电容并联，形成双耦合电容。
【技术特征摘要】
【专利技术属性】
技术研发人员：李亮，王佰胜，赵新梅，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31
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