一种栅极阵列图形的双重曝光制作方法技术

本发明专利技术公开了一种栅极阵列图形的双重曝光制作方法，首先提供一半导体衬底，并在半导体衬底上形成多晶硅薄膜以及光刻胶；接着采用第一掩膜版在预设照明条件下对所述光刻胶执行第一次曝光，并降低第一掩膜版上重叠区域的透射率；然后采用第二掩膜版在预设照明条件下对光刻胶执行第二次曝光，且重叠区域经过两次曝光叠加后透射率为100％；再接着通过曝光后烘焙以及显影工艺使光刻胶中形成栅极线条图案以及线端切割图案；最后采用刻蚀工艺在多晶硅薄膜上形成目标图形。本发明专利技术通过控制两次曝光叠加后透射率为100％，保证了重叠区域不会产生过度的光酸反应，进而保证了良好的成像质量；同时，本发明专利技术大大减化了制程，提高了产能效率，降低了制作成本。

【技术实现步骤摘要】

本专利技术属于半导体光刻工艺
，涉及。
技术介绍
由于半导体芯片的集成度不断提高，晶体管栅极的特征尺寸也随之缩小，缩小栅极光刻图案线宽可以提高集成度，但是小线宽图案成像时由于光学特性，最终成像的图案会产生线端收缩现象(line-end shortening)。对于最常见的基本光栅图案，如图la所示，图la示出了栅极线宽逐渐减小的目标图形，栅极10线宽越小，线端20收缩越严重，如图lb所示，图lb示出了栅极线端收缩的图形。传统的方法是在光掩模上进行光学临近效应修正(optical proximity correct1n, 0PC)来矫正线端收缩。然而，当线端收缩太严重时，所需光学临近效应修正的修正量太大，以至于在光掩模上相邻两个线端图形形成重叠，导致光学临近效应修正方法失效，如图lc所示，图lc示出了通过光学临近效应修正方法矫正栅极端收缩的图形，如图1d所示，图1d示出了栅极线端出现重叠的图形。在这种情况下，就不得不增加一步线端切割工艺(line-end cut)。线端切割工艺是在形成重叠线端的栅极线条之后，通过利用切割掩模版增加的线端切割光刻和线端切割刻蚀工艺来切断重叠的相邻两个线端。如图2a至2f示出了利用双重图形成技术制作栅极阵列图形的过程。如图2a所示，在需要制作栅极阵列图形的硅片衬底30上沉积多晶硅薄膜40和硬掩膜50然后涂敷第一光刻胶60;如图2b所示，经过第一次曝光、烘焙、显影以及蚀刻后在硬掩模上形成第一光刻层的栅极线条图案70，其中，栅极线条图案70如图2e所示；如图2c所示，在此硅片上涂敷第二层光刻胶80。如图2d所示，经过第二次曝光、显影和刻蚀后，在多晶硅薄膜40中形成第二光刻层的线端切割图案90，栅极线条图案70与线端切割图案90相垂直，如图2f所示。经过一体化蚀刻后，栅极线条图案70与线端切割图案90的组合组成了目标图形。需要注意的是两次曝光使用的照明条件是不一样的，因为栅极线条图案和线端切割图案需要不同设定值来增强解像率。综上所述，双重图形成形技术需要两次光刻和刻蚀，主要包括栅极线条光刻一栅极线条刻蚀一线端切割光刻一线端切割刻蚀等步骤，其成本远远大于传统的单次曝光成形技术，且上述形成方法比较复杂，产能低成本高。上述利用双重图形成技术制作栅极阵列图形具体执行流程包括:栅极线条光刻:以一批次共三枚晶圆为例，三枚晶圆按照顺序输入涂胶显影机台，晶圆依照顺序进行光刻胶旋转涂敷，烘焙固胶，然后三枚晶圆依序传送入光刻机中进行第一次曝光。此次曝光图形为栅极线条图案，三枚晶圆返回涂胶显影机台进行曝光后烘焙，光刻胶显影后输出涂胶显影机台。栅极线条刻蚀:此批次三枚晶圆依序输入蚀刻机台进行首次蚀刻，依照首次曝光形成的图案在硬掩模层蚀刻出栅极线条图案。线端切割光刻:此批次三枚晶圆依序再次输入涂胶显影机台，晶圆依照顺序进行光刻胶旋转涂敷，烘焙固胶，三枚晶圆依序再次送入光刻机第二次曝光，此次曝光图形为与栅极线条图案垂直的线端切割图案，三枚晶圆后续曝光后烘焙，光刻胶显影后输出涂胶显影机台。线端切割刻蚀:此批次三枚晶圆依序在此输入蚀刻机台进行蚀刻，依照第二次曝光形成的光刻胶层的线端切割图案以及硬掩模层的栅极线条图案进行一体化蚀刻，最终在多晶硅薄膜上形成所需要的完整栅极图形。依照这种流程完成整个制程步骤多，制成周期(cycle time)长，必需要将第一次曝光的栅极线条图案先通过蚀刻誊录至硬掩模上，而没有在同一层光刻胶上进行两次曝光。如果直接使用上述工艺流程的掩模板在同一层光刻胶层进行两次曝光，则双重曝光中重叠部分光酸生成过多，曝光图案中光酸分布不均匀会导致显影后形成的最终图案变形，如图3所示，图3为由于重叠部分光酸分布不均匀导致目标图形变形的示意图。因此，本领域技术人员亟需提供，简化栅极阵列图形的制程，提高产能的同时降低制作成本。
技术实现思路
本专利技术所要解决的技术问题是提供，简化栅极阵列图形的制程，提高产能的同时降低制作成本。为了解决上述技术问题，本专利技术提供了，包括以下步骤:步骤S01、提供一半导体衬底，并在半导体衬底上依次形成多晶硅薄膜以及光刻胶；步骤S02、采用第一掩膜版在预设照明条件下对所述光刻胶执行第一次曝光，其中，所述第一掩膜版具有栅极线条图案或线端切割图案，栅极线条图案或线端切割图案的重叠区域的透射率小于100% ；步骤S03、采用第二掩膜版在预设照明条件下对所述光刻胶执行第二次曝光，其中，所述第二掩膜版具有线端切割图案或栅极线条图案，栅极线条图案或线端切割图案的重叠区域经过两次曝光叠加后透射率为100% ;步骤S04、通过曝光后烘焙以及显影工艺使光刻胶中形成栅极线条图案以及线端切割图案；步骤S05、采用刻蚀工艺在多晶硅薄膜上形成栅极线条图案以及线端切割图案组合成的目标图形。优选的，步骤S02中，所述第一掩膜版具有线端切割图案；步骤S03中，所述第二掩膜版具有栅极线条图案。优选的，所述线端切割图案与栅极线条图案相垂直。优选的，所述步骤S02中与步骤S03中预设的照明条件不相同。优选的，所述步骤S02中，第一次曝光工艺中，栅极线条图案或线端切割图案的重叠区域的透射率为40%?60% ;第二次曝光工艺中，栅极线条图案或线端切割图案的重叠区域的透射率为40%?60%，且两次曝光叠加后透射率为100%。与现有的方案相比，本专利技术提供的栅极阵列图形的双重曝光制作方法，两次曝光均透射栅极线条图案或线端切割图案的重叠区域，通过控制两次曝光叠加后透射率为100%，保证了经过双次曝光后的重叠区域不会产生过度的光酸化学反应，进而保证了最终良好的成像质量；同时，本专利技术采用两块掩膜版在同一光刻胶上执行两次曝光和一次刻蚀工艺，大大减化了制程，提高了产能效率，降低了制作成本。【附图说明】为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图la为现有栅极线宽逐渐减小的目标图形；图lb为现有栅极线端收缩的图形；图lc为现有技术中通过光学临近效应修正方法矫正栅极端收缩的图形；图1d为现有技术中栅极线端出现重叠的图形；图2a至2f为现有技术中利用双重图形成技术制作栅极阵列图形的过程示意图；图3为现有技术中由于重叠部分光酸分布不均匀导致目标图形变形的示意图；图4为本专利技术中栅极阵列图形的双重曝光的制作流程图；图5a至5h为本专利技术中利用双重图形成技术制作栅极阵列图形的过程示意图。【具体实施方式】为使本专利技术的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术的实施方式作进一步地详细描述。本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。上述及其它技术特征和有益效果，将结合实施例及附图4、图5a至5h对本专利技术的栅极阵列图形的双重曝光制作方法进行详细说明。图4为本专利技术中栅极阵列图形的双重曝光的制作流程图；图5a至5h为本专利技术中利用双重图形成技术制作栅极阵列图形的过程示意图。本文档来自技高网...

【技术保护点】
一种栅极阵列图形的双重曝光制作方法，其特征在于，包括以下步骤：步骤S01、提供一半导体衬底，并在半导体衬底上依次形成多晶硅薄膜以及光刻胶；步骤S02、采用第一掩膜版在预设照明条件下对所述光刻胶执行第一次曝光，其中，所述第一掩膜版具有栅极线条图案或线端切割图案，栅极线条图案或线端切割图案的重叠区域的透射率小于100％；步骤S03、采用第二掩膜版在预设照明条件下对所述光刻胶执行第二次曝光，其中，所述第二掩膜版具有线端切割图案或栅极线条图案，栅极线条图案或线端切割图案的重叠区域经过两次曝光叠加后透射率为100％；步骤S04、通过曝光后烘焙以及显影工艺使光刻胶中形成栅极线条图案以及线端切割图案；步骤S05、采用刻蚀工艺在多晶硅薄膜上形成栅极线条图案以及线端切割图案组合成的目标图形。

【技术特征摘要】

【专利技术属性】
技术研发人员：毛晓明，毛智彪，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海;31