浮栅型闪存结构及其制备方法技术

本发明专利技术涉及半导体制造技术领域，尤其涉及一种浮栅型闪存结构及其制备方法，通过形成具有凹凸不平结构的浮栅以提高控制栅与浮栅的接触面积，进而提高控栅到浮栅的耦合比，改善器件写入和擦除效率，提高器件的工作速度。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，尤其涉及一种。
技术介绍
控制栅(Control Gate，简称CG)到浮栅(Floating Gate，简称FG)親合比(coupling rat1)直接影响到浮栅型闪存的写入和擦除效率，提高控制栅到浮栅的親合比对于浮栅型闪存的工作效率至关重要；现有的做法是在浮栅做完之后沉积Si02/SIN/Si02 (ΟΝΟ)，然后在ONO上再沉积控制栅，利用0Ν0作为介质形成电容，控制栅利用该电容来控制浮栅(FG)。基于目前的工艺流程，要增大控制栅到浮栅的耦合比，势必要减薄0Ν0厚度，减薄0Ν0的同时会降低电荷的存储时间；这是本领域技术人员所不愿看到的。
技术实现思路
针对上述存在的问题，本专利技术公开一种浮栅型闪存结构，包括:衬底；遂穿氧化层，覆盖所述衬底的上表面；浮栅，设置于所述遂穿氧化层的上表面；0Ν0层，覆盖所述浮栅暴露的表面；控制栅，覆盖所述0Ν0层暴露的表面；其中，所述浮栅具有凹凸不平的结构以增大所述浮栅与所述控制栅之间的耦合比。上述的浮栅型闪存结构，其中，位于所述浮栅两侧的衬底中还设置有源漏极。上述的浮栅型闪存结构，其中，所述衬底为P型硅衬底。本专利技术还提供了一种浮栅型闪存结构的制备方法，包括如下步骤:提供一衬底，所述衬底上设置有浮栅区域和非浮栅区域；于所述浮栅区域中形成浮栅，且所述浮栅具有凹凸不平的结构；于所述衬底上依次形成0Ν0层和控制栅，所述0Ν0层隔离所述浮栅和所述控制栅；去除位于所述非浮栅区域的所述控制栅、0Ν0层和浮栅以形成所述浮栅型闪存。上述的浮栅型闪存结构的制备方法，其中，于所述衬底上形成具有凹凸不平的结构的所述浮栅的步骤具体为:于所述衬底上按照从下至上的顺序依次形成遂穿氧化层、浮栅多晶硅层；部分刻蚀位于所述浮栅区域中的所述浮栅多晶硅层以形成具有凹槽的浮栅多晶硅层，该具有凹槽的浮栅多晶硅层形成具有凹凸不平的结构的所述浮栅。上述的浮栅型闪存结构的制备方法，其中，于所述衬底上形成具有凹凸不平的结构的所述浮栅的步骤具体为:于所述衬底上按照从下至上的顺序依次形成遂穿氧化层、浮栅多晶硅层和二氧化娃层;移除位于所述非浮栅区域中的所述二氧化硅层；形成覆盖所述二氧化硅层侧壁的多晶硅侧墙；移除所述二氧化硅层，所述浮栅多晶硅层和所述多晶硅侧墙形成具有凹凸不平的结构的所述浮栅。上述的浮栅型闪存结构的制备方法，其中，采用干法刻蚀工艺移除位于所述非浮栅区域中的所述二氧化硅层。上述的浮栅型闪存结构的制备方法，其中，形成覆盖所述二氧化硅层侧壁的多晶硅侧墙的步骤具体为:于所述浮栅多晶硅层之上沉积一层多晶硅以将所述二氧化硅层暴露的表面予以覆盖；去除位于所述二氧化硅层之上的多晶硅以形成覆盖所述二氧化硅层侧壁的所述多晶硅侧墙。上述的浮栅型闪存结构的制备方法，其中，采用干法刻蚀工艺去除位于所述非浮栅区域的所述控制栅、0N0层和浮栅以形成所述浮栅型闪存。上述的浮栅型闪存结构的制备方法，其中，去除位于所述非浮栅区域的所述控制栅、0N0层和浮栅后，还包括向所述衬底进行源漏离子注入并退火以形成器件电极的步骤。上述专利技术具有如下优点或者有益效果:本专利技术公开了一种，通过形成具有凹凸不平结构的浮栅以提高控制栅与浮栅的接触面积，进而提高控栅到浮栅的耦合比，改善器件写入和擦除效率，提高器件的工作速度。【附图说明】通过阅读参照以下附图对非限制性实施例所作的详细描述，本专利技术及其特征、夕卜形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本专利技术的主旨。图1是本专利技术实施例一中浮栅闪存结构的示意图；图2是本专利技术实施例二中浮栅闪存结构的示意图；图3a?3f是本专利技术实施例三中制备浮栅闪存结构的流程结构示意图；图4a?4h是本专利技术实施例四中制备浮栅闪存结构的流程结构示意图。【具体实施方式】下面结合附图和具体的实施例对本专利技术作进一步的说明，但是不作为本专利技术的限定。实施例一:如图1所示，本实施例涉及一种浮栅闪存结构，该浮栅闪存结构具体包括:衬底100、覆盖衬底100的上表面遂穿氧化层102、设置于遂穿氧化层102的上表面的浮栅103、覆盖浮栅103暴露的表面的0N0(Si02/SIN/Si02)层104以及覆盖该0N0层104暴露的表面的控制栅105，其中该浮栅103具有凹凸不平的结构以增大浮栅103与控制栅105之间的耦合比，在本实施例中，该浮栅103中设置有凹槽以形成该凹凸不平的结构；由于浮栅103具有凹凸不平的结构可以提高控制栅与浮栅的接触面积，从而提高控栅到浮栅的耦合比，改善器件写入和擦除效率，提高器件的工作速度。在本专利技术一个优选的实施例中，位于浮栅103两侧的衬底100中还设置有源漏极106。在本专利技术一个优选的实施例中，该衬底100为P型硅衬底。在本专利技术一个优选的实施例中，该衬底100中设置有浅沟槽隔离结构101 (并未于图中示出)。实施例二:本实施例与实施例一大致相同，区别仅在于浮栅103的形状不同，本实施例中浮栅103的顶部设置有如图所示的凸起以形成该凹凸不平的结构，在该凸起的外侧还设置有台阶以进一步增大控制栅105与浮栅103的接触面积，提高控栅到浮栅的耦合比，改善器件写入和擦除效率，提高器件的工作速度。实施例三:本实施例涉及一种浮栅型闪存结构的制备方法，包括如下步骤:步骤SI，提供一衬底1，且该衬底I上设置有浮栅区域(后续预形成浮栅的区域)和非浮栅区域(后续不会形成浮栅的区域)，于该衬底I上按照从下至上的顺序依次形成遂穿氧化层2和浮栅多晶硅层3，在本专利技术的实施例中，该衬底I为P型硅衬底，该衬底I中还设置有浅沟槽隔离结构(图中未标示出)，形成如图3a所示的结构。步骤S2，部分刻蚀位于浮栅区域中的浮栅多晶硅层3以形成具有凹槽的浮栅多晶硅层3 ;具体的，在浮栅多晶硅层3的上表面涂覆一层光刻胶，经曝光和显影后，形成仅覆盖位于非浮栅区域中的浮栅多晶硅层3的上表面的具有开口图形的光阻，以该光阻为掩膜采用干法刻蚀工艺刻蚀浮栅多晶硅层3以形成该具有凹槽的浮栅多晶硅层3，形成如图3b所示的结构。步骤S3，于衬底I上形成ONO层4，具体工艺为:于衬底I上按照从下至上的顺序依次沉积Si02/SIN/Si02形成该ONO层4，形成如图3c所示的当前第1页1 2 本文档来自技高网...

【技术保护点】
一种浮栅型闪存结构，其特征在于，包括：衬底；遂穿氧化层，覆盖所述衬底的上表面；浮栅，设置于所述遂穿氧化层的上表面；ONO层，覆盖所述浮栅暴露的表面；控制栅，覆盖所述ONO层暴露的表面；其中，所述浮栅上设置有凹凸不平的结构，以增大所述浮栅与所述控制栅之间的耦合比。

【技术特征摘要】

【专利技术属性】
技术研发人员：罗清威，周俊，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：湖北;42