一种带隙基准源电路制造技术

本发明专利技术涉及一种带隙基准源电路。该电路包括第十一晶体管、第五晶体管、第三晶体管、第四晶体管、第六晶体管、运算放大器。第三晶体管、第四晶体为二极管连接方式。第三晶体管、第四晶体管构成第一运放环路的一部分，第三晶体管、第四晶体管工作在亚阈值区，从而使第三晶体管、第四晶体管电压差为正温度系数电压。第四晶体管与第五晶体管相接，第五晶体管与第六晶体管相接，第五晶体管、第十一晶体管、运算放大器相接，第六晶体管为二极管连接方式。第六晶体管工作在亚阈值区，从而使第六晶体管电压为负温度系数电压，进而使该电路输出零温度系数的基准电压。本发明专利技术可用于深亚微米工艺集成电路中。

【技术实现步骤摘要】
一种带隙基准源电路
本专利技术涉及集成电路领域，尤其涉及集成电路中的电源

技术介绍
随着大规模集成电路的高速发展，芯片生产工艺制程的不断更新，芯片供电电压需要不断降低以实现低功耗电路设计。因此对芯片内部功能模块提出了低压低功耗的要求。许多芯片需要使用带隙基准源对内部的ADC(模数转换器)、DAC(数模转换器)、SerDes(串行器解串器)电路模块提供基准电压。基准电路的最小供电电压是芯片采取单电源供电系统的一种限制之一，同时基准电路的电源抑制能力对芯片的性能也有一定的影响。传统的低压带隙基准源的实现方式如图1所示，该带隙基准源包含电阻R1、R2、R3，三极管Q1、Q2，PMOS管M1、M2、M3，运放OP1。由于运放的环路反馈作用使运放输入正端和负端电压相等，可得到：Vbe2＝Vbe1+I1*R1Vref＝I1*R3(1)其中，Vbe1是三极管Q1的基极射极电压，Vbe2是三极管Q2的基极射极电压，△Vbe是三极管Q1与三极管Q2基极射极电压差，一般为了产生△Vbe且考虑到版图匹配精度，会将Q1与Q2的面积比设计为8:1或者24:1。由公式(1)可见，传统的低压带隙基准源结构通过Vbe的负温度系数特性与△Vbe的正温度系数特性在电阻上来产生零温度系数的电流I1，通过PMOS电流镜M1、M2、M3将该电流镜像输出在电阻R3上，以产生零温度系数电压。为了能在低电压情况下正常工作，可将基准电压设计成较低电压来缓解该电路对供电电压的要求。该电路可正常工作的最低供电电压为：VDDmin＝Vdsat1,2+Vbe2(2)其中，Vdsat1,2是PMOS管M1、M2的过驱动电压，Vbe2是三极管Q2的基极射极电压。在现代CMOS工艺中，Vbe2电压一般为850mV。Vdsat1,2设计为150mV以保证一定的匹配精度。综上所述，该传统电路可正常工作的最低供电电压为1V。该电压很难满足现代深亚微米CMOS工艺中的低电压、低功耗要求。由图1可见，带隙输出的基准电压为基准电流在电阻R3上产生，此基准电压产生电路并未置于运放OP1的环路内，由于深亚微米工艺中的短沟道调制效应，该电路的电源抑制能力有限。同时，该电路需要单位增益缓冲器才能具有一定的带阻性负载能力。
技术实现思路
本专利技术提出了解决以上问题的一种带隙基准源电路。在第一方面，本专利技术提供了一种带隙基准源电路。该电路包括第十一晶体管、第五晶体管、第三晶体管、第四晶体管、第六晶体管及运算放大器。该第三晶体管、该第四晶体为二极管连接方式，且该第三晶体管、该第四晶体管构成第一运放环路的一部分，该第三晶体管、该第四晶体管工作在亚阈值区，从而使该第三晶体管、该第四晶体管电压差为正温度系数电压。该第四晶体管与该第五晶体管相接，该第五晶体管与该第六晶体管相接，且该第五晶体管、该第十一晶体管、该运算放大器相接，该第六晶体管为二极管连接方式，且该第六晶体管工作在亚阈值区，从而使该第六晶体管电压为负温度系数电压，进而使该电路输出零温度系数的基准电压。本专利技术通过使晶体管工作在亚阈值区，利用晶体管正负温度特性来提供低供电电压解决方案，并通过共用运放输入管及电流镜构成输出级运放，将基准电压产生电路置于运放环路中，提高了电源抑制和带阻性负载能力。本专利技术电路适用于深亚微米工艺电源供电环境，该电路可正常工作在0.7V电源电压，且电路结构简单，电路面积远小于传统结构，成本较低。附图说明通过以下参照附图对优选实施例进行描述，本专利技术的优点将会变得更加明显和易于理解。图1为现有技术的带隙基准源电路示意图；图2为本专利技术一个实施例的带隙基准源电路示意图；图3为本专利技术一个实施例的带隙基准源电路基准电压温度曲线示意图；图4为本专利技术一个实施例的带隙基准源电路基准电压蒙塔卡诺仿真示意图；图5为本专利技术一个实施例的带隙基准源电路输出级带负载能力示意图。具体实施方式结合附图通过实施例更加详细的说明本专利技术的目的、技术方案和优点。本专利技术也可以通过其它各种不同的与其相似的方式加以实施或运用，本说明书中的各个细节也可以基于不同的观点与使用，本领域技术人员在没有背离本专利技术目的的情况下可以进行多种形式的修饰或改变。需要说明的是，图2至图5仅以示意方式说明本专利技术的基本思路，图2至图5仅显示与本专利技术中有关的组成电路而非按照实际实施时的组成电路数目、形状、器件排列方式、连接方式绘制，其实际实施时各电路的型态、数量、连接方式、器件排列方式、器件参数可为随意的改变，其各电路组合方式也可能很复杂。请参阅图2，如图所示，本专利技术一个实施例的带隙基准源电路，包括：MOS管M1、M2、M3、M4、M5、M6、M7、M8、M9、M10、M11、M12，电容C1、CL，电阻R1、R2、R3。图2中，NMOS管M3、M4，电阻R1和PMOS管M9、M10构成了正温度系数电流产生电路。该电阻R1一端接地VSS，另一端接NMOS管M3源极。该NMOS管M3栅极接其漏极，既该NMOS管M3为二极管连接方式，且该NMOS管M3漏极接PMOS管M9漏极。该PMOS管M9源极接PMOS管M10源极并接电源VDD，该PMOS管M9栅极接PMOS管M10栅极。该PMOS管M10漏极接至NMOS管M4漏极及栅极，既该NMOS管M4为二极管连接方式，且该NMOS管M4源极接地VSS。在该正温度系数电流产生电路中，NMOS管M3、NMOS管M4、PMOS管M9、PMOS管M10、电阻R1构成了一个运放环路，且NMOS管M3、M4构成了二极管连接电路，NMOS管M3、PMOS管M9与NMOS管M4、PMOS管M10构成了有源电流镜电路，且该NMOS管M3、M4工作在亚阈值区。由于运放环路反馈作用，使得NMOS管M3、M4栅极电压相等，可得到：Vgs4＝Vgs3+I2*R1其中，Vgs3是NMOS管M3栅源电压，Vgs4是NMOS管M4栅源电压，△Vgs是Vgs3和Vgs4的电压差，即电阻R1上的压降。由于，NMOS管M3、M4工作在亚阈值区时，为正温度系数电压，即电阻R1上的压降为正温度系数电压。因此，NMOS管M3、M4栅源电压差在电阻R1上产生正温度系数电流。较佳地，该NMOS管M3宽长比大于该NMOS管M4宽长比。具体地，设计该NMOS管M3宽长比与NMOS管M4宽长比的比例为4：1。需要说明的是，电阻R1可以有多种实现形式，例如电流源、无源电阻、有源器件(如NMOS晶体管)等。此外，该NMOS管M3、M4不限于NMOS管，也可以通过PMOS管来实现同样功能，同时该PMOS管M9、M10也不限于PMOS管，也可以通过NMOS管来实现同样功能。并且本专利技术的NMOS管、PMOS管也可以由其他晶体管代替，如三极管等。综上，本专利技术通过利用工作在亚阈值区NMOS管M3、M4栅源电压温度特性，使得电路对供电电压需求降低，本专利技术的带隙基准源电路可正常工作在0.7福特电源电压下。因此，本专利技术的带隙基准源电路是一种低压基准源电路。图2中，NMOS管M1、M2及PMOS管M7、M8构成了运算放大器。该NMOS管M1源极接NMOS管M3源极并接电阻R1，该本文档来自技高网...

【技术保护点】
一种带隙基准源电路，该电路包括第十一晶体管、第五晶体管、第三晶体管、第四晶体管、第六晶体管及运算放大器；该第三晶体管、该第四晶体为二极管连接方式，且该第三晶体管、该第四晶体管构成第一运放环路的一部分，该第三晶体管、该第四晶体管工作在亚阈值区，从而使该第三晶体管、该第四晶体管电压差为正温度系数电压；该第四晶体管与该第五晶体管相接，该第五晶体管与该第六晶体管相接，该第五晶体管、该第十一晶体管、该运算放大器相接，且该第六晶体管为二极管连接方式，且该第六晶体管工作在亚阈值区，从而使该第六晶体管电压为负温度系数电压，进而使该电路输出零温度系数的基准电压。

【技术特征摘要】
1.一种带隙基准源电路，该电路包括第十一晶体管、第五晶体管、第三晶体管、第四晶体管、第六晶体管、第九晶体管、第十晶体管、第一电阻及运算放大器；该第三晶体管、该第四晶体为二极管连接方式，且该第三晶体管、该第四晶体管构成第一运放环路的一部分，该第三晶体管、该第四晶体管工作在亚阈值区，从而使该第三晶体管、该第四晶体管电压差为正温度系数电压；该第四晶体管与该第五晶体管相接，该第五晶体管与该第六晶体管相接，该第五晶体管、该第十一晶体管、该运算放大器相接，且该第六晶体管为二极管连接方式，且该第六晶体管工作在亚阈值区，从而使该第六晶体管电压为负温度系数电压，进而使该电路输出零温度系数的基准电压；其中，所述第九晶体管、第十晶体管、第十一晶体管为PMOS管，所述第三晶体管、第四晶体管、第五晶体管、第六晶体管为NMOS管；该第十一晶体管漏极接第五晶体管漏极，该第五晶体管栅极接第四晶体管栅极，该第五晶体管源极接第六晶体管源极；该第九晶体管与该第十晶体管相接，该第十晶体管与该第四晶体管相接，该第九晶体管、第一电阻与该第三晶体管相接，且该第九晶体管、该第十晶体管、第一电阻、该第四晶体管、该第三晶体管构成所述第一运放环路；该第九晶体管栅极与该第十晶体管栅极相接，该第十晶体管漏极与该第四晶体管漏极相接，该第九晶体管漏极与该第三晶体管漏极相接。2.如权利要求1所述的一种带隙基准源电路，其特征在于，所述第三晶体管、该第四晶体管电压差是该第三晶体管、该第四晶体管栅源电压差。3.如权利要求1所述的一种带隙基准源电路，其特征在于，所述运算放大器包括第二晶体管、第七晶体管，该第二晶体管、该第七晶体管构成该运算放大器的一部分，且该第二晶体管与该第七晶体管相接，该第七晶体管与该第十一晶体管相接，且该第五晶体管、该第十一晶体管、该第七晶体管、该第二晶体管构成第二运放环路。4.如权利要求1所述的一种带隙基准源电路，其特征在于，所述运算放大器包括第二晶体管、第七晶体管、第八晶体管、第一晶体管，且该第二晶体管与该第七晶体管相接，该第七晶体管与该第八晶体管相接，该第八晶体管与该第一晶体管相接。5.如权利要求3所述的一种带隙基准源电路，其特征在于，所述第二晶体管、第五晶体管为NMOS输入管，所述第七晶体管、第十一晶体管为PMOS...

【专利技术属性】
技术研发人员：胡上，沈煜，
申请(专利权)人：英特格灵芯片天津有限公司，
类型：发明
国别省市：天津;12