三维阻变存储器件及其操作方法技术

本发明专利技术提供一种三维阻变存储器件及其操作方法，三维阻变存储器件包括：半导体衬底；位于半导体衬底上的外围电路结构，外围电路结构包括电流型灵敏放大器电路；以及位于外围电路结构上的三维阻变存储器阵列，三维阻变存储器阵列划分为多个区块，每个区块包括多个垂直存储串。电流型灵敏放大器电路用于感应三维阻变存储器阵列中选中存储单元的读取电流与参考单元的读取电流之差并放大为相应的高电平和低电平信号输出，以保证存储信息读取的正确性。根据本发明专利技术实施例的三维阻变存储器件及其操作方法，可以实现抗串扰、无误读的高效存储，并达到三维高密度存储的目的。

【技术实现步骤摘要】
三维阻变存储器件及其操作方法
本专利技术涉及半导体存储器设计及制造
，特别涉及一种三维阻变存储器及其操作方法。
技术介绍
阻变存储器(RRAM，ResistiveRandomAccessMemory)作为一种新型的不挥发存储技术，由于其存储密度高、功耗低、读写速度快、数据保持时间长、多值存储能力强、单元面积小、与CMOS工艺兼容等优越性能而备受关注。其中，可实现三维集成的阻变存储器成为高密度存储器的研究焦点。但三维存储器的多层堆叠结构，导致存储单元之间、层与层之间出现读取串扰、泄漏电流以及工艺制造困难等问题。1T1R(一晶体管一电阻，OneTransistorOneResistor)结构和1D1R(一二极管一电阻，OneDiodeOneResistor)结构是目前三维阻变存储器的主流单元结构。1T1R结构即一个MOS晶体管与一个可变电阻串联，晶体管起选择和隔离的作用。但是晶体管属于有源器件，需在前端工艺完成，且最小存储单元面积受晶体管制约，不利于存储器的高密度三维堆叠。1D1R结构即一个二极管与一个可变电阻串联，由二极管的整流特性实现对电阻的有效选择。二极管的高正向电流密度、高开关电流比和工艺兼容性是重要的选择标准。基于单晶Si材料的二极管电流密度和整流比较高，但工艺温度较高，且不易在金属电极上制造；基于氧化物的二极管虽然工艺兼容性好，但正向电流密度并不理想。此外，基于1T1R和1D1R单元的三维阻变存储器主要应用于交叉点阵(crossbar)结构的存储阵列中。图1为典型的基于交叉点阵结构的三维阻变存储器阵列。如图1所示，将由存储元件和开关元件构成的平面存储单元逐层三维堆叠，从而直接通过堆叠的层数实现数据密度的提升。但随之而来的是工艺流程的复杂度大大提升，因为每增加一层存储平面，都需要增加若干道薄膜淀积、光刻刻蚀等工序，也就是说存储密度的提升是通过制造成本的增加来实现的，这并不是经济可行的最优技术方案。因此，近年来一种新的环状三维阻变存储器阵列结构被提出并得到了关注。图2所示是一种垂直环状阻变存储单元。该存储单元包括：中心电极、存储介质和环电极。其中，中心电极等效为平面存储器件中的上电极，是垂直于衬底的柱体；存储介质环绕在中心电极外侧壁上；环电极包裹在存储介质的外侧壁上，等效为平面存储器件的下电极。图2中的右图是该存储单元的剖面结构。这种环形器件的尺寸缩小受工艺极限，特别是受光刻刻蚀工艺的限制大大降低；每个存储单元的尺寸由环电极的厚度D0决定，而环电极的厚度D0取决于电极材料的薄膜沉积工艺，现在的CMOS工艺已经可以轻松实现厚度10nm以下的高质量薄膜生长，因此单个环形RRAM单元的尺寸可以达到10nm甚至更小。如此再在垂直方向上堆叠多层环电极，并在水平方向扩展环电极使其形成一个平面电极，再相应的形成多“串”垂直存储单元，就可以实现一种新型的三维高密度存储器。而且随着平面电极层数的增加，实现每比特数据存储的光刻成本会大大下降，因为阵列中的所有器件只需要一次关键的光刻工序。但显而易见的，要在这种环状存储器件中引入晶体管或者二极管等选择开关器件是十分困难的，进而如何克服串扰和误读问题成为实际应用的最大难点。因此，需要一种新的基于环状存储单元的三维阻变存储器结构和操作方法，实现抗串扰、无误读的存储功能，并达到三维高密度存储等目的。
技术实现思路
本专利技术旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本专利技术的目的在于提出一种基于环状存储单元的三维阻变存储器件及其操作方法，实现抗串扰、无误读的高效存储，并达到三维高密度存储的目的。根据本专利技术实施例的三维阻变存储器件，包括：半导体衬底；位于所述半导体衬底上的外围电路结构，所述外围电路结构包括电流型灵敏放大器电路；以及位于所述外围电路结构上的三维阻变存储器阵列。所述三维阻变存储器阵列划分为多个区块，每个所述区块包括多个垂直存储串，所述多个垂直存储串在位线方向和字线方向上构成2×N阵列，每个所述垂直存储串包括垂直方向上设置的一个或多个存储单元，每个所述存储单元包括：中心电极，所述中心电极为垂直于所述半导体衬底的柱体；环绕在所述中心电极的外侧壁上的存储介质层；以及环绕在所述存储介质层的外侧壁上的环电极，同一垂直存储串的一个或多个存储单元共享中心电极和存储介质层，同一垂直存储串的一个或多个存储单元的环电极相互绝缘，在所述位线方向上相邻的2个垂直存储串的存储单元的环电极相互绝缘，在所述字线方向上相邻的N个垂直存储串的存储单元的环电极相互连接形成一个面电极，在所述位线方向上相邻的2个所述垂直存储串的中心电极通过一条局部位线相连，每个所述面电极与一条局部字线相连，每条所述局部位线通过所述外围电路结构中的晶体管与一条全局位线相连，每条所述局部字线通过所述外围电路结构中的晶体管与一条全局字线相连。其中，所述电流型灵敏放大器电路用于感应所述三维阻变存储器阵列中选中存储单元的读取电流与参考单元的读取电流之差并放大为相应的高电平和低电平信号输出，以保证存储信息读取的正确性。根据本专利技术实施例的三维阻变存储器件，具有以下优点：(1)不需要在每个存储单元中串联选择开关器件，从而绕开现有技术中需在环状存储器件中引入选择开关器件的技术难题，简化工艺，降低成本；(2)通过巧妙的阵列结构设计，将整个存储阵列划分为多个单独的区块独立操作，不仅降低功耗，而且更加方便高效；(3)结合电流型灵敏放大器电路，对三维阻变存储器阵列中选中存储单元的读取电流与参考单元的读取电流之差进行感应并放大，实现存储信息的准确读取，避免串扰现象发生。另外，根据本专利技术上述实施例的三维阻变存储器件，还可以具有如下附加的技术特征：在本专利技术实施例中，所述电流型灵敏放大器电路包括：GBLL信号输入端，所述GBLL信号输入端与所述三维阻变存储器阵列中的所述选中存储单元和所述参考单元之一所在的全局位线相连，用于输入所述选中存储单元和所述参考单元之一的读取电流；GBLR信号输入端，所述GBLR信号输入端与所述三维阻变存储器阵列中的所述选中存储单元和所述参考单元之另一所在的全局位线相连，用于输入所述选中存储单元和所述参考单元之另一的读取电流；SA信号输出端和SAB信号输出端，分别与外围读取电路的输入端相连，用于输出放大后的高电平和低电平信号；PRECH控制端、PRECH_INV控制端、ISAEN控制端和VSAEN控制端，分别与外围控制信号产生电路的输出端相连，其中所述PRECH控制端和PRECH_INV控制端输入两个相反的控制信号PRECH和PRECH_INV，所述控制信号PRECH在高电平有效，所述控制信号PRECH_INV在低电平有效，所述控制信号PRECH和PRECH_INV用于在进行电流感应之前，对所述SA信号输出端和所述SAB信号输出端预充且均衡至相同的电平，所述控制端ISAEN输入在高电平有效的电流感应控制信号ISAEN，所述电流感应控制信号ISAEN用于基于所述GBLL信号输入端和所述GBLR信号输入端输入的两个不同大小的所述读取电流，在所述电流型灵敏放大器电路的两支路感应出不同大小的电流，以使所述SA信号输出端和所述SAB信号输出端之间产生电压差，所述控制端VSAEN输出在高电平有效的电压感应控制信号VSAEN本文档来自技高网...

【技术保护点】
一种三维阻变存储器件，其特征在于，包括：半导体衬底；位于所述半导体衬底上的外围电路结构，所述外围电路结构包括电流型灵敏放大器电路；以及位于所述外围电路结构上的三维阻变存储器阵列，所述三维阻变存储器阵列划分为多个区块，每个所述区块包括多个垂直存储串，所述多个垂直存储串在位线方向和字线方向上构成2×N阵列，每个所述垂直存储串包括垂直方向上设置的一个或多个存储单元，每个所述存储单元包括：中心电极，所述中心电极为垂直于所述半导体衬底的柱体；环绕在所述中心电极的外侧壁上的存储介质层；以及环绕在所述存储介质层的外侧壁上的环电极，同一垂直存储串的一个或多个存储单元共享中心电极和存储介质层，同一垂直存储串的一个或多个存储单元的环电极相互绝缘，在所述位线方向上相邻的2个垂直存储串的存储单元的环电极相互绝缘，在所述字线方向上相邻的N个垂直存储串的存储单元的环电极相互连接形成一个面电极，在所述位线方向上相邻的2个所述垂直存储串的中心电极通过一条局部位线相连，每个所述面电极与一条局部字线相连，每条所述局部位线通过所述外围电路结构中的晶体管与一条全局位线相连，每条所述局部字线通过所述外围电路结构中的晶体管与一条全局字线相连，其中，所述电流型灵敏放大器电路用于感应所述三维阻变存储器阵列中选中存储单元的读取电流与参考单元的读取电流之差并放大为相应的高电平和低电平信号输出，以保证存储信息读取的正确性。...

【技术特征摘要】
1.一种三维阻变存储器件，其特征在于，包括：半导体衬底；位于所述半导体衬底上的外围电路结构，所述外围电路结构包括电流型灵敏放大器电路；以及位于所述外围电路结构上的三维阻变存储器阵列，所述三维阻变存储器阵列划分为多个区块，每个所述区块包括多个垂直存储串，所述多个垂直存储串在位线方向和字线方向上构成2×N阵列，每个所述垂直存储串包括垂直方向上设置的一个或多个存储单元，每个所述存储单元包括：中心电极，所述中心电极为垂直于所述半导体衬底的柱体；环绕在所述中心电极的外侧壁上的存储介质层；以及环绕在所述存储介质层的外侧壁上的环电极，同一垂直存储串的一个或多个存储单元共享中心电极和存储介质层，同一垂直存储串的一个或多个存储单元的环电极相互绝缘，在所述位线方向上相邻的2个垂直存储串的存储单元的环电极相互绝缘，在所述字线方向上相邻的N个垂直存储串的存储单元的环电极相互连接形成一个面电极，在所述位线方向上相邻的2个所述垂直存储串的中心电极通过一条局部位线相连，每个所述面电极与一条局部字线相连，每条所述局部位线通过所述外围电路结构中的晶体管与一条全局位线相连，每条所述局部字线通过所述外围电路结构中的晶体管与一条全局字线相连，其中，所述电流型灵敏放大器电路用于感应所述三维阻变存储器阵列中选中存储单元的读取电流与参考单元的读取电流之差并放大为相应的高电平和低电平信号输出，以保证存储信息读取的正确性。2.根据权利要求1所述的三维阻变存储器件，其中，所述电流型灵敏放大器电路包括：GBLL信号输入端，所述GBLL信号输入端与所述三维阻变存储器阵列中的所述选中存储单元和所述参考单元之一所在的全局位线相连，用于输入所述选中存储单元和所述参考单元之一的读取电流；GBLR信号输入端，所述GBLR信号输入端与所述三维阻变存储器阵列中的所述选中存储单元和所述参考单元之另一所在的全局位线相连，用于输入所述选中存储单元和所述参考单元之另一的读取电流；SA信号输出端和SAB信号输出端，分别与外围读取电路的输入端相连，用于输出放大后的高电平和低电平信号；PRECH控制端、PRECH_INV控制端、ISAEN控制端和VSAEN控制端，分别与外围控制信号产生电路的输出端相连，其中所述PRECH控制端和PRECH_INV控制端输入两个相反的控制信号PRECH和PRECH_INV，所述控制信号PRECH在高电平有效，所述控制信号PRECH_INV在低电平有效，所述控制信号PRECH和PRECH_INV用于在进行电流感应之前，对所述SA信号输出端和所述SAB信号输出端预充且均衡至相同的电平，所述控制端ISAEN输入在高电平有效的电流感应控制信号ISAEN，所述电流感应控制信号ISAEN用于基于所述GBLL信号输入端和所述GBLR信号输入端输入的两个不同大小的所述读取电流，在所述电流型灵敏放大器电路的两支路感应出不同大小的电流，以使所述SA信号输出端和所述SAB信号输出端之间产生电压差，所述控制端VSAEN输出在高电平有效的电压感应控制信号VSAEN，所述电压感应控制信号VSAEN用于将所述电压差进行放大得到所述放大后的高电平和低电平信号；第一至第五PMOS管以及第一至第九NMOS管，所述第一至第五PMOS管的衬底均与电源电压相连，所述第一至第九NMOS管的衬底均与接地电压相连，所述电源电压产生所述高电平，所述接地电压产生所述低电平，其中所述第一PMOS管的源极与所述电源电压相连，所述第一PMOS管的栅极与所述接地电压相连，所述第一PMOS管的漏极与所述第三PMOS管的源极以及所述信号输入端GBLL相连，所述第二PMOS管的源极与所述电源电压相连，所述第二PMOS管的栅极与所述接地电压相连，所述第二PMOS管的漏极与所述第四PMOS管的源极以及所述信号输入端GBLR相连，所述第三PMOS管的栅极与所述第四PMOS管的漏极、所述第五PMOS管的源极、所述第二NMOS管的源极、所述第三NMOS管的栅极、所述第四NMOS管的源极、所述第七NMOS管的漏极以及所述信号输出端SAB相连，所述第四PMOS管的栅极与所述第三PMOS管的漏极、所述第五PMOS管的漏极、所述第一NMOS管的源极、所述第三NMOS管的源极、所述第四NMOS管的栅极、所述第六NMOS管的漏极以及所述信号输出端SA相连，所述第五PMOS管的栅...

【专利技术属性】
技术研发人员：潘立阳，袁方，洪新红，张志刚，
申请(专利权)人：清华大学，
类型：发明
国别省市：北京;11