一种用于片上系统SOC芯片的可拆分测试方法技术方案

本发明专利技术公开了一种用于片上系统SOC芯片的测试方法和系统，包括：为整个SOC芯片输入一路测试复位信号和一路捕获使能信号。为每个需要进行测试的一个或多个测试部分分别输入一路测试时钟信号和一路或多路测试数据输入信号，并在每个需要进行测试的一个或多个测试部分分别接收一路或多路测试数据输出信号，其中，测试数据输入信号与测试数据输出信号一一相对；测试部分是预先拆分SOC芯片得到的。通过本发明专利技术的方案，能够使得同一款SOC芯片在不同的应用领域下，进行针对性的部分测试，有效的缩短了测试时间及测试成本。

【技术实现步骤摘要】

本专利技术涉及多接口、多应用的SOC (System On Chip)芯片测试技术，尤其涉及一种用于系统芯片SOC的可拆分测试方法。
技术介绍
随着集成电路领域芯片规模的增大及工艺的提升，在芯片制造过程中可能产生的物理缺陷越来越需要关注。为了缩短芯片的测试时间及测试成本，可测性设计(Design ForTest, DFT)应运而生。可测性设计是对一个给定的电路设计进行修改，提高电路的可控制性和可观测性，即通过外部端口向电路中输入设定值，即可在电路的每个节点建立一个可预知的信号值。传统的DFT测试，可以有效的测试整个SOC芯片的数字电路部分，但是每次只能针对全芯片进行测试。对于多接口、多应用的SOC芯片，每次对全部芯片进行测试，包括不需要的功能模式，增加了测试时间及测试成本。
技术实现思路
为了解决上述问题，本专利技术提出了一种用于片上系统SOC芯片的可拆分测试方法，能够使得同一款SOC芯片在不同的应用领域下，进行针对性的部分测试，有效的缩短了测试时间及测试成本。为了达到上述目的，本专利技术提出了一种用于片上系统SOC芯片的测试方法，该方法包括:为整个SOC芯片输入一路测试复本文档来自技高网...

【技术保护点】
一种用于片上系统SOC芯片的测试方法，其特征在于，所述方法包括：为整个所述SOC芯片输入一路测试复位信号和一路捕获使能信号；为每个需要进行测试的一个或多个所述测试部分分别输入一路测试时钟信号；每个测试时钟根据功能的不同，分别控制一块数字逻辑电路；多个所述测试时钟所控制的数字逻辑电路的总和覆盖整个所述SOC芯片上的需要进行测试的全部所述测试部分的全部数字逻辑电路；为每个需要进行测试的一个或多个所述测试部分分别输入一路或多路测试数据输入信号，并在每个需要进行测试的一个或多个所述测试部分分别接收一路或多路测试数据输出信号；其中，所述测试数据输入信号与所述测试数据输出信号一一相对；所述测试部分是预先拆...

【技术特征摘要】

【专利技术属性】
技术研发人员：张莹，郝晓东，赵红敏，
申请(专利权)人：大唐微电子技术有限公司，大唐半导体设计有限公司，
类型：发明
国别省市：北京;11