SOC芯片的debug时钟域电路制造技术

本发明专利技术提供一种SOC芯片的debug时钟域电路，包括超高速CPU系统、高速debug系统、中速系统以及低速debug系统四个时钟域；所述超高速CPU系统包括多核cpu和cache电路,运行频率为全芯片最高；所述高速debug系统负责将cpu高速运行过程中的大量debug数据实时导出；所述中速系统是芯片中的主要总线和外部设备控制电路；所述低速debug系统主要负责debug过程中的配置动作；且所述时钟域之间的信号连接均是通过处于时钟域边界的异步桥进行连接。

【技术实现步骤摘要】

本专利技术涉及一种SOC芯片的debug时钟域电路。
技术介绍
随着SOC芯片技术的快速发展,CPU运行速度越来越快,如果需要debug速度可以将芯片状态实时输出,这其实对debug的速度提出了更高的要求。在传统的设计中,由于SOC芯片运行速度和debug速度都十分低下,时钟域的划分上通常都是一个单一的时钟域，所有的debug电路都工作在一个时钟下,这种设计方法非常简单实用，但是随着芯片的发展,这种设计方法缺点也越来越明显，Debug的速度会明显受限于部分运行速度最慢的模块,造成debug信息不能实时输出芯片内部的状态,造成严重的信息丢失等现象。
技术实现思路
本专利技术要解决的技术问题，在于提供一种debug电路的时钟域设计方法,将debug电路中的各个部分用时钟域分开,使高性能的部分工作于高频时钟下,对速度要求不高且运行频率也跑不高的电路运行于低频时钟下,这样使得电路可以充分发挥性能，使debug电路整体性能得到极大提高,可以满足新型的SOC高性能debug需求。本专利技术是这样实现的：一种SOC芯片的debug时钟域电路，包括超高速CPU系统、高速debug系统、中速系统以及低速debug系统四个时钟域；所述超高速CPU系统包括多核cpu和cache电路,运行频率为全芯片最高；所述高速debug系统负责将cpu高速运行过程中的大量debug数据实时导出；所述中速系统是芯片中的主要总线和外部设备控制电路；所述低速debug系统主要负责debug过程中的配置动作；所述超高速CPU系统与高速debug系统进行信号连接，所述高速debug系统与低速debug系统进行信号连接，所述低速debug系统与中速系统进行信号连接；且所述信号连接均是通过处于时钟域边界的异步桥进行连接。进一步的，所述超高速CPU系统的运行频率为2GHz以上.电路实现以高速LVTcell为主要单元；所述高速debug系统运行频率在0.9～1.1GHz，电路实现是以高速LVTcell为主要单元；所述中速系统的运行频率小于1GHz,电路实现以中速RVTcell为主要单元，所述低速debug系统运行频率9-11M，电路实现以低速HVTcell为主要单元。进一步的，所述高速debug系统进一步包含时间信息单元、时间信息控制单元、debug信息采集单元、ATB协议转化单元、ATB混合单元和接口控制单元；所述中速系统进一步包括相线连接的系统总线和外设模块；所述低速debug系统进一步包括apb配置总线和jtag协议解析单元；所述多核CPU中的每个CPU和所述cache电路均分别连接一所述时间信息单元和一所述debug信息采集单元，所述时间信息控制单元分别连接时间信息单元、ATB混合单元和接口控制单元；每个所述debug信息采集单元均通过一所述ATB协议转化单元依次连接至所述所述ATB混合单元和接口控制单元；所述接口控制单元再通过芯片可观测IO连接至芯片外部；所述jtag协议解析单元通过apb配置总线分别通过一所述异步桥连接每个时间信息单元、每个debug信息采集单元、所述ATB混合单元和接口控制单元，再通过一所述异步桥连接所述中速系统的系统总线。本专利技术具有如下优点：将debug电路中的各个部分用时钟域分开,使高性能的部分工作于高频时钟下,对速度要求不高且运行频率也跑不高的电路运行于低频时钟下,这样使得电路可以充分发挥性能，使debug电路整体性能得到极大提高,可以满足新型的SOC高性能debug需求。附图说明下面参照附图结合实施例对本专利技术作进一步的说明。图1为本专利技术电路的原理结构框图。具体实施方式如图1所示，本专利技术的SOC芯片的debug时钟域电路，包括超高速CPU系统100、高速debug系统200、中速系统300以及低速debug系统400四个时钟域；所述超高速CPU系统100包括多核cpu和cache电路,运行频率为全芯片最高；所述超高速CPU系统100的运行频率为2GHz以上.电路实现以高速LVTcell为主要单元；所述高速debug系统200负责将cpu高速运行过程中的大量debug数据实时导出；所述高速debug系统运行频率在0.9～1.1GHz，电路实现是以高速LVTcell为主要单元；所述中速系统300是芯片中的主要总线和外部设备控制电路；所述中速系统的运行频率小于1GHz,电路实现以中速RVTcell为主要单元，所述低速debug系统400主要负责debug过程中的配置动作；所述低速debug系统运行频率9-11M，电路实现以低速HVTcell为主要单元。所述超高速CPU系统100与高速debug系统200进行信号连接，所述高速debug系统200与低速debug系统400进行信号连接，所述低速debug系统400与中速系统300进行信号连接；且所述信号连接均是通过处于时钟域边界的异步桥A进行连接。其中，所述高速debug系统200进一步包含时间信息单元201、时间信息控制单元202、debug信息采集单元203、ATB协议转化单元204、ATB混合单元205和接口控制单元206；所述中速系统300进一步包括相线连接的系统总线301和外设模块302；所述低速debug系统400进一步包括apb配置总线401和jtag协议解析单元402；所述多核CPU中的每个cpu和所述cache电路均分别连接一所述时间信息单元和一所述debug信息采集单元203，所述时间信息控制单元202分别连接时间信息单元201、ATB混合单元205和接口控制单元206；每个所述debug信息采集单元203均通过一所述ATB协议转化单元204依次连接至所述所述ATB混合单元205和接口控制单元206；所述接口控制单元206再通过芯片可观测IO连接至芯片外部，即依次连接至芯片外部的ATB解混合单元501、ATB协议解析单元502以及电脑503；所述jtag协议解析单元402通过apb配置总线401分别通过一所述异步桥A连接每个时间信息单元201、每个debug信息采集单元203、所述ATB混合单元205和接口控制单元206，再通过一所述异步桥A连接所述中速系统300的系统总线301。其中，所述时间信息单元201用于产生时间信息送往对应的相互间有时间关系的debug对象，包括CPU、cache以及接口控制单元206；本文档来自技高网...

【技术保护点】
一种SOC芯片的debug时钟域电路，其特征在于：包括超高速CPU系统、高速debug系统、中速系统以及低速debug系统四个时钟域；所述超高速CPU系统包括多核cpu和cache电路,运行频率为全芯片最高；所述高速debug系统负责将cpu高速运行过程中的大量debug数据实时导出；所述中速系统是芯片中的主要总线和外部设备控制电路；所述低速debug系统主要负责debug过程中的配置动作；所述超高速CPU系统与高速debug系统进行信号连接，所述高速debug系统与低速debug系统进行信号连接，所述低速debug系统与中速系统进行信号连接；且所述信号连接均是通过处于时钟域边界的异步桥进行连接。

【技术特征摘要】
1.一种SOC芯片的debug时钟域电路，其特征在于：包括超高速CPU
系统、高速debug系统、中速系统以及低速debug系统四个时钟域；
所述超高速CPU系统包括多核cpu和cache电路,运行频率为全芯片最
高；
所述高速debug系统负责将cpu高速运行过程中的大量debug数据实时
导出；
所述中速系统是芯片中的主要总线和外部设备控制电路；
所述低速debug系统主要负责debug过程中的配置动作；
所述超高速CPU系统与高速debug系统进行信号连接，所述高速debug
系统与低速debug系统进行信号连接，所述低速debug系统与中速系统进行
信号连接；且所述信号连接均是通过处于时钟域边界的异步桥进行连接。
2.根据权利要求1所述的SOC芯片的debug时钟域电路，其特征在于：
所述超高速CPU系统的运行频率为2GHz以上.电路实现以高速LVTcell
为主要单元；
所述高速debug系统运行频率在0.9～1.1GHz，电路实现是以高速LVT
cell为主要单元；
所述中速系统的运行频率小于1GHz,电路实现以中速RVTcell为主要
单元，

【专利技术属性】
技术研发人员：廖裕民，陈云鹰，
申请(专利权)人：福州瑞芯微电子股份有限公司，
类型：发明
国别省市：福建;35