闪存及其制备方法及监测闪存隧穿氧化层击穿电压的方法技术

本发明专利技术的提供一种闪存及其制备方法及监测闪存隧穿氧化层击穿电压的方法，将半导体衬底分为第一区域和第二区域，第一区域的第一浮栅上完全覆盖第一介质层，第二区域的第二浮栅上部分覆盖第二介质层，接着，刻蚀第二浮栅在第二区域上形成闪存，第一介质层作为第一浮栅的掩膜保护第一浮栅不受刻蚀第二浮栅的影响。之后，刻蚀第一介质层，在第一浮栅上形成第一连接塞将第一浮栅引出，在第一连接塞和字线多晶硅之间加上不同电位即可测试遂穿氧化层的击穿电压。本发明专利技术中，不需要增加额外的光阻掩模板保护第一浮栅结构即可形成监测遂穿氧化层击穿电压的结构，节约了测试工艺成本。

【技术实现步骤摘要】

本专利技术涉及存储器
，尤其涉及一种。
技术介绍
在半导体存储装置中，闪存(Flash memory)是一种非易失性存储器，且属于可擦除可编程只读存储器(Erasable Programmable Read-Only Memory, EPROM)。闪存可针对整个存储器区块进行擦除(Erase)，且擦除速度快，约需一至两秒。因此，近年来，闪存已运用于各种消费性电子产品中，例如:数码相机、数码摄影机、移动电话或笔记本电脑等。一般而言，闪存分分栅结构或堆叠栅结构或两种结构的组合。分栅式存储器由于其特殊的结构，相比堆叠栅存储器在编程和擦除的时候都体现出其独特的性能优势，因此分栅式结构由于具有高的编程效率，字线的结构可以避免“过擦除”等优点，应用尤为广泛。分栅闪存的结构参考图1所示，包括位于半导体衬底I中的源区2，位于源区2上的浮栅3、遂穿氧化层4、介质层8以及字线多晶硅5。其中，遂穿氧化层4的击穿电压对于闪存的电擦除性能影响较大，因此，需要对遂穿氧化层4的击穿电压进行监测。参考图2所示，现有技术中通常在浮栅3刻蚀之前插入一道保护浮栅3的光阻掩模板7。然而，在后续工艺中利用源极多晶硅6将浮栅3引出，从而通过测试源极多晶硅6与字线多晶硅5之间的击穿电压实现对遂穿氧化层4的击穿电压的监测。然而，该测试方法中增加的光阻掩模板7将增加生产成本，并且，额外的光阻掩模板7也可能在闪存中引入缺陷。
技术实现思路
本专利技术的目的在于，提供一种，解决现有技术监测遂穿氧化层的击穿电压时需要增加额外的光阻掩模板保护浮栅的技术问题。为解决上述技术问题，本专利技术提供一种闪存，包括半导体衬底，所述半导体衬底包括相邻的第一区域和第二区域，其中，所述第一区域包括:第一源区，所述第一源区位于部分所述半导体衬底中；第一浮栅，所述第一浮栅覆盖所述第一源区；第一连接塞，所述第一连接塞位于所述第一浮栅上，所述第一连接塞两侧的所述第一浮栅上形成有第一介质层；所述第二区域包括:第二源区，所述第二源区位于部分所述半导体衬底中，靠近所述第一区域的所述第二源区与所述第一源区相连；第二浮栅，所述第二浮栅间隔覆盖部分所述第二源区，靠近所述第一区域的所述第二浮栅与所述第一浮栅至少部分相连；第二介质层，所述第二介质层覆盖所述第二浮栅，所述第二介质层之间形成器件单元;遂穿氧化层，所述遂穿氧化层覆盖所述第二介质层远离所述器件单元的一侧；字线多晶硅，所述字线多晶硅位于所述遂穿氧化层远离所述器件单元的一侧。可选的，所述器件单元包括位于所述第二源区中的掺杂区、与所述第二介质层相连的两个侧墙以及覆盖所述掺杂区的源线多晶硅。可选的，所述第二区域还包括第二连接塞，所述第二连接塞位于所述第二源区的两端。可选的，所述一浮栅与所述第一源区之间形成有第一耦合氧化层。可选的，所述二浮栅与所述第二源区之间形成有第二耦合氧化层。相应的，本专利技术还提供一种闪存的制备方法，包括:提供半导体衬底，将所述半导体衬底分为相邻的第一区域和第二区域；在部分所述半导体衬底中形成源区，所述源区包括位于所述第一区域中的第一源区和位于所述第二区域中的第二源区，靠近所述第一区域的所述第二源区与所述第一源区相连；在所述源区上形成浮栅，所述浮栅包括位于所述第一源区的第一浮栅和位于所述第二源区上的第二浮栅，靠近所述第一区域的所述第二浮栅与所述第一浮栅相连；在所述浮栅上形成介质层，所述介质层包括完全覆盖所述第一浮栅的第一介质层和部分覆盖所述第二浮栅的第二介质层；刻蚀所述第二介质层之间的所述第二浮栅以及所述第二源区两端的所述第二浮栅至所述半导体衬底，在所述第二介质层之间形成器件单元；依次形成遂穿氧化层和字线多晶硅，所述遂穿氧化层覆盖所述第二源区、第二介质层以及所述器件单元，所述字线多晶硅覆盖所述遂穿氧化层；刻蚀所述字线多晶硅和所述遂穿氧化层，去除所述器件单元以及所述第二源区两端的所述字线多晶硅和所述遂穿氧化层；刻蚀所述第一介质层，在所述第一浮栅上形成第一连接塞。可选的，形成所述介质层之前，在所述第一区域上形成具有第一特征尺寸的第一掩膜，在所述第二区域上形成具有第二特征尺寸的第二掩膜。可选的，形成所述介质层的过程中，所述第一特征尺寸小于所述第一掩膜上的所述介质层的厚度的2倍，所述第一介质层完全填充所述第一掩膜的间隙；所述第二特征尺寸大于所述第二掩膜上的所述介质层的厚度的2倍，所述第二介质层不完全填充所述第二掩膜的间隙。可选的，采用反应离子刻蚀去除部分所述介质层，使得所述第一介质层完全覆盖所述第一掩膜的间隙，所述第二介质层覆盖靠近所述第二掩膜侧壁的部分所述第二掩膜的间隙。可选的，在所述第一浮栅上形成第一连接塞时，在未覆盖所述遂穿氧化层的所述第二源区的两端上形成第二连接塞。可选的，所述第一浮栅与所述第一源区之间形成有耦合氧化层，可选的，所述第二浮栅与所述第二源区之间形成有耦合氧化层。可选的，所述器件单元包括位于所述第二源区中的掺杂区、与所述第二介质层相连的两个侧墙以及覆盖所述掺杂区结的源线多晶硅。作为本专利技术的另一面，本专利技术还提供一种监测闪存隧穿氧化层击穿电压的方法，采用上述闪存，或上述闪存的制备方法形成的闪存，在所述第一连接塞与所述字线多晶硅之间加上不同的电压，测得的击穿电压即所述隧穿氧化层的击穿电压。本专利技术提供的中，第一介质层可以作为第一浮栅的掩膜，保护第一浮栅不受刻蚀第二浮栅过程的影响。之后，刻蚀第一介质层，在第一浮栅上形成第一连接塞将第一浮栅引出，在第一连接塞和字线多晶硅之间加上不同电位即可测试遂穿氧化层的击穿电压。本专利技术中，不需要增加额外的光阻掩模板保护第一浮栅结构即可形成监测遂穿氧化层击穿电压的结构，节约了测试工艺成本。【附图说明】图1为现有技术中闪存的剖面结构示意图；图2为现有技术中形成闪存的版图；图3为本专利技术一实施例中第一区域形成的闪存剖面图；图4为本专利技术一实施例中第二区域形成的闪存剖面图图5为本专利技术中一实施例中形成闪存的制备方法的流程图；图6为本专利技术中一实施例中形成闪存的版图；图7a-图7d为本专利技术一实施例中制备第一区域各步骤对应的剖面图；图8a_图8f为本专利技术一实施例中制备第二区域各步骤对应的剖面图。【具体实施方式】下面将结合示意图对本专利技术的进行更详细的描述，其中表示了本专利技术的优选实施例，应该理解本领域技术人员可以修改在此描述的本专利技术，而仍然实现本专利技术的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本专利技术的限制。本专利技术的核心思想在于，将半导体衬底分为第一区域和第二区域，第一区域的第一浮栅上完全覆盖第一介质层，第二区域的第二浮栅上部分覆当前第1页1 2 3 本文档来自技高网...

【技术保护点】
一种闪存，其特征在于，包括半导体衬底，所述半导体衬底包括相邻的第一区域和第二区域，其中，所述第一区域包括：第一源区，所述第一源区位于所述半导体衬底中；第一浮栅，所述第一浮栅覆盖所述第一源区；第一连接塞，所述第一连接塞位于所述第一浮栅上，所述第一连接塞两侧的所述第一浮栅上形成有第一介质层；所述第二区域包括：第二源区，所述第二源区位于所述半导体衬底中，靠近所述第一区域的所述第二源区与所述第一源区相连；第二浮栅，所述第二浮栅间隔覆盖部分所述第二源区，靠近所述第一区域的所述第二浮栅与所述第一浮栅至少部分相连；第二介质层，所述第二介质层覆盖所述第二浮栅，所述第二介质层之间形成器件单元；遂穿氧化层，所述遂穿氧化层覆盖所述第二介质层远离所述器件单元的一侧；字线多晶硅，所述字线多晶硅位于所述遂穿氧化层远离所述器件单元的一侧。

【技术特征摘要】

【专利技术属性】
技术研发人员：王卉，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31