一种横向高压功率器件的结终端结构制造技术

本发明专利技术属于半导体技术领域，具体的说涉及一种横向高压功率器件的结终端结构。本发明专利技术的结构，直线结终端结构和曲率结终端结构相连部分，在Y方向，P型埋层超出N型漂移区距离为5微米；同时P型埋层还超出N型掺杂层3微米。在实际工艺中，N型漂移区2通过离子注入形成，在退火推结后，N型漂移区会向Y方向扩散，将P型埋层超出N型漂移区2一些距离，使得扩散出去的N型漂移区有P型杂质耗尽，这样，在直线结终端结构和曲率结终端结构相连部分，电荷不平衡的问题得以改善，从而得到更优化的击穿电压。本发明专利技术的有益效果为，改善直线结终端结构与曲率结终端结构相连部分电荷不平衡的问题，避免器件提前击穿，从而得到最优化的击穿电压。

【技术实现步骤摘要】

本专利技术属于半导体
，具体的说涉及一种横向高压功率器件的结终端结构。
技术介绍
高压功率集成电路的发展离不开可集成的横向高压功率半导体器件。横向高压功率半导体器件通常为闭合结构，包括圆形、跑道型和叉指状等结构。对于闭合的跑道型结构和叉指状结构，在弯道部分和指尖部分会出现小曲率终端，电场线容易在小曲率半径处发生集中，从而导致器件在小曲率半径处提前发生雪崩击穿，这对于横向高压功率器件版图结构提出了新的挑战。公开号为CN102244092A的中国专利公开了一种横向高压功率器件的结终端结构，如图1所示，器件终端结构包括漏极N+l、N型漂移区2、P型衬底3、栅极多晶硅4、栅氧化层5、P-well区6、源极N+7、源极P+8。器件结构分为两部分，包括直线结终端结构和曲率结终端结构。直线结终端结构中，P-well区6与N型漂移区2相连，当漏极施加高电压时，P-well区6与N型漂移区2所构成的PN结冶金结面开始耗尽，轻掺杂N型漂移区2的耗尽区将主要承担耐压，电场峰值出现在P-well区6与N型漂移区2所构成的PN结冶金结面。为解决高掺杂P-well区6与轻掺杂N型漂移区2所构成的PN结曲率冶金结面的电力线高度集中，造成器件提前发生雪崩击穿的问题，专利采用了如图1所示的曲率结终端结构，高掺杂P-well区6与轻掺杂P型衬底3相连，轻掺杂P型衬底3与轻掺杂N型漂移区2相连，高掺杂P-well区6与轻掺杂N型漂移区2的距离为LP。当器件漏极加高压时，器件源极指尖曲率部分轻掺杂P型衬底3与轻掺杂N型漂移区2相连，代替了高掺杂P-well区6与轻掺杂N型漂移区2所构成的PN结冶金结面，轻掺杂P型衬底3为耗尽区增加附加电荷，既有效降低了由于高掺杂P-well区6处的高电场峰值，又与N型漂移区2引入新的电场峰值。由于P型衬底3和N型漂移区2都是轻掺杂，所以在同等偏置电压条件下，冶金结处电场峰值降低。又由于器件指尖曲率部分高掺杂P-well区6与轻掺杂P型衬底3的接触增大了 P型曲率终端处的半径，缓解了电场线的过度集中，避免器件在源极指尖曲率部分的提前击穿，提高器件指尖曲率部分的击穿电压。同时，该专利所提出的结终端结构还应用在纵向超结结构器件中。图2为器件直线结终端结构中N型漂移区2为纵向超结结构的器件剖面示意图；图3为器件曲率结终端结构中N型漂移区2为纵向超结结构的器件剖面示意图。然而，该专利在三重RESURF结构器件下，对直线结终端结构和曲率结终端结构相连部分的终端结构没有进行优化，在相连部分，由于电荷的不平衡，会导致功率器件提前击穿，因此器件耐压不是最优值。
技术实现思路
本专利技术所要解决的，就是针对传统器件电荷不平衡的缺陷，提出一种横向高压功率器件的结终端结构。为实现上述目的，本专利技术采用如下技术方案:—种横向高压功率器件的结终端结构，如图4所示，包括直线结终端结构和曲率结终端结构；所述直线结终端结构与横向高压功率器件有源区结构相同，包括漏极N+接触区1、N型漂移区2、P型衬底3、栅极多晶硅4、栅氧化层5、P-well区6、源极N+接触区7、源极P +接触区8、P型埋层9、N型掺杂层10 ；P-we11区6与N型漂移区2位于P型衬底3的上层，其中P-well区6位于中间，两边是N型漂移区2，且P-well区6与N型漂移区2相连；N型漂移区2中远离P-well区6的两侧是漏极N+接触区1，P-well区6的表面具有与金属化源极相连的源极N+接触区7和源极P +接触区8，其中源极P +接触区8位于中间，源极N +接触区7位于源极P+接触区8两侧；P型埋层9位于N型漂移区2中，在P-well区6与N +接触区I之间；N型掺杂层10位于N型漂移区2中，在N型漂移区2的表面与P型埋层9的上方，在P-well区6与N+接触区I之间；源极N +接触区7与N型漂移区2之间的P-well区6表面的上方是栅氧化层5，栅氧化层5的表面的上方是栅极多晶硅4。所述曲率结终端结构包括漏极N+接触区1、N型漂移区2、P型衬底3、栅极多晶硅4、栅氧化层5、P-well区6、源极P+接触区8、P型埋层9、N型掺杂层10 ；P-well区6表面上方是栅氧化层5，栅氧化层5的表面上方是栅极多晶硅4 ;曲率结终端结构中的N+接触区UN型漂移区2、栅极多晶硅4、栅氧化层5、P型埋层9和N型掺杂层10分别与直线结终端结构中的N+接触区1、N型漂移区2、栅极多晶硅4、栅氧化层5、P型埋层9和N型掺杂层10相连并形成环形结构；其中，曲率结终端结构中的环形N+接触区I包围环形N型漂移区2，曲率结终端结构中的环形N型漂移区2内有环形栅极多晶硅4和环形栅氧化层5 ;与“直线结终端结构中的P-well区6与N型漂移区2相连”不同的是，曲率结终端结构中的P-well区6与N型漂移区2不相连且相互间距为LP，Lp的具体取值范围在数微米至数十微米之间；其特征在于，所述直线结终端结构中P型埋层9和曲率结终端结构中P型埋层9的连接处与直接结终端结构中N型漂移区2和曲率结终端结构中N型漂移区2的连接处沿器件纵向方向的间距为b ;所述曲率结终端结构中的环形P型埋层9的内壁与曲率结终端结构中的环形N型漂移区2和P型衬底3的连接处的间距为a ;所述直线结终端结构中P型埋层9和曲率结终端结构中P型埋层9的外壁与直线结终端结构中N型掺杂层10和曲率结终端结构中N型掺杂层10的外壁的间距为d ;所述直线结终端结构中P型埋层9和曲率结终端结构中P型埋层9的内壁与直线结终端结构中N型掺杂层10和曲率结终端结构中N型掺杂层10的内壁的间距为C。本专利技术总的技术方案，在直线结终端结构和曲率结终端结构相连部分，在器件纵向⑴方向，P型埋层9与N型漂移区2之间有间距b，b的具体取值范围0-10微米。在实际工艺中，N型漂移区2通过离子注入形成，在退火推结后，N型漂移区2会向Y方向扩散，将P型埋层9超出N型漂移区2 —些距离，使得扩散出去的N型漂移区2有P型杂质耗尽；同时，根据不同的漂移区注入剂量，N型掺杂层10与P型埋层的内外壁也具有间距，可以在不同的漂移区注入剂量下使得杂质更容易达到平衡；这样，在直线结终端结构和曲率结终端结构相连部分，电荷不平衡的问题得以改善，从而得到最优化的击穿电压。在上述方案中，应当理解的是，线结终端结构中P型埋层9和曲率结终端结构中P型埋层9的外壁是指整个器件中P型埋层9靠近N+接触区I的一侧，内壁是指整个器件中P型埋层9靠近P型衬底3的一侧；其他部位的外壁与内壁均为此含义；上述方案中所述的间距均指横向(X方向)剖面图中的间距，而并非是实际的物理间距。进一步的，所述直线结终端结构中P型埋层9和曲率结终端结构中P型埋层9的外壁与直线结终端结构中N型掺杂层10和曲率结终端结构中N型掺杂层10的外壁的间距d的具体取值范围为O到10微米；所述直线结终端结构中P型埋层9和曲率结终端结构中P型埋层9的内壁与直线结终端结构中N型掺杂层10和曲率结终端结构中N型掺杂层10的内壁的间距c的具体取值范围为O到10微米；上述方案中，N型掺杂层10的横向宽度可以大于、等于或小于P型埋层9的横向宽度，因此上述的间距d实质上是N型掺杂层10和P型埋层9间距的绝对值。本专利技术总的技术方案，在直线结终端本文档来自技高网...

【技术保护点】
一种横向高压功率器件的结终端结构，包括直线结终端结构和曲率结终端结构；所述直线结终端结构与横向高压功率器件有源区结构相同，包括漏极N+接触区(1)、N型漂移区(2)、P型衬底(3)、栅极多晶硅(4)、栅氧化层(5)、P‑well区(6)、源极N+接触区(7)、源极P+接触区(8)、P型埋层(9)、N型掺杂层(10)；P‑well区(6)与N型漂移区(2)位于P型衬底(3)的上层，其中P‑well区(6)位于中间，两边是N型漂移区(2)，且P‑well区(6)与N型漂移区(2)相连；N型漂移区(2)中远离P‑well区(6)的两侧是漏极N+接触区(1)，P‑well区(6)的表面具有与金属化源极相连的源极N+接触区(7)和源极P+接触区(8)，其中源极P+接触区(8)位于中间，源极N+接触区(7)位于源极P+接触区(8)两侧；P型埋层(9)位于N型漂移区(2)中，在P‑well区(6)与N+接触区(1)之间；N型掺杂层(10)位于N型漂移区(2)中，在N型漂移区(2)的表面与P型埋层(9)的上方，在P‑well区(6)与N+接触区(1)之间；源极N+接触区(7)与N型漂移区(2)之间的P‑well区(6)表面的上方是栅氧化层(5)，栅氧化层(5)的表面的上方是栅极多晶硅(4)；所述曲率结终端结构包括漏极N+接触区(1)、N型漂移区(2)、P型衬底(3)、栅极多晶硅(4)、栅氧化层(5)、P‑well区(6)、源极P+接触区(8)、P型埋层(9)、N型掺杂层(10)；P‑well区(6)表面上方是栅氧化层(5)，栅氧化层(5)的表面上方是栅极多晶硅(4)；曲率结终端结构中的N+接触区(1)、N型漂移区(2)、栅极多晶硅(4)、栅氧化层(5)、P型埋层(9)和N型掺杂层(10)分别与直线结终端结构中的N+接触区(1)、N型漂移区(2)、栅极多晶硅(4)、栅氧化层(5)、P型埋层(9)和N型掺杂层(10)相连并形成环形结构；其中，曲率结终端结构中的环形N+接触区(1)包围环形N型漂移区(2)，曲率结终端结构中的环形N型漂移区(2)内有环形栅极多晶硅(4)和环形栅氧化层(5)；与“直线结终端结构中的P‑well区(6)与N型漂移区(2)相连”不同的是，曲率结终端结构中的P‑well区(6)与N型漂移区(2)不相连且相互间距为LP，LP的具体取值范围在数微米至数十微米之间；其特征在于，所述直线结终端结构中P型埋层(9)和曲率结终端结构中P型埋层(9)的连接处与直接结终端结构中N型漂移区(2)和曲率结终端结构中N型漂移区(2)的连接处沿器件纵向方向的间距为b；所述曲率结终端结构中的环形P型埋层(9)的内壁与曲率结终端结构中的环形N型漂移区(2)和P型衬底(3)的连接处的间距为a；所述直线结终端结构中P型埋层(9)和曲率结终端结构中P型埋层(9)的外壁与直线结终端结构中N型掺杂层(10)和曲率结终端结构中N型掺杂层(10)的外壁的间距为d；所述直线结终端结构中P型埋层(9)和曲率结终端结构中P型埋层(9)的内壁与直线结终端结构中N型掺杂层(10)和曲率结终端结构中N型掺杂层(10)的内壁的间距为c。...

【技术特征摘要】

【专利技术属性】
技术研发人员：乔明，王裕如，代刚，张晓菲，周锌，何逸涛，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川;51