用于智能地对异构处理器组件供电的装置和方法制造方法及图纸

一种用于处理器的智能功率分配架构。例如，处理器的一个实施例包括：多个处理器组件，用于执行对应的多个处理器功能；多个功率平面，每一个功率平面与多个处理器组件中的一个相关联；以及功率控制单元(PCU)，用于基于针对处理器的当前使用的用户体验度量、工作负荷特性和功率约束来动态地调节去往多个功率平面中的每一个功率平面的功率。

【技术实现步骤摘要】
【国外来华专利技术】【专利说明】
技术介绍

本专利技术总体涉及计算机处理器领域。更具体地说，本专利技术涉及用于智能地对诸如 核、图形单元和其他功能单元之类的异构处理器组件供电的装置和方法。 相关技术描述 现代的能量受约束的和受热约束的手持设备中的功率预算是非常贫乏的。然而， 消费者期望这些设备中有越来越多的功能，这要求越来越多的计算功率。为此目的，许多计 算元件存在于当前的手持设备中所使用的处理器中，该手持设备通常被实现为芯片上系统 (SoC)〇 先前的解决方案一般孤立地对待SoC中的每一个计算组件以致力于能效。这些解 决方案采用诸如轮停、功率和时钟门控、发布宽度减少、变频等之类的技术来改变给定计算 组件的功率/性能特性。 所需要的是诸如SoC之类的处理器，其将提供非同一般的性能，但是其将仍然在 精密的功率和热包络下操作。 【附图说明】 结合以下附图，从以下【具体实施方式】中可获得对本专利技术更好的理解，其中： 图1A是示出根据本专利技术的多个实施例的示例性有序流水线和示例性的寄存器重 命名的无序发布/执行流水线的框图； 图1B是示出根据本专利技术的多个实施例的要包括在处理器中的有序架构核的示例 性实施例和示例性的寄存器重命名的无序发布/执行架构核的框图； 图2是根据本专利技术的多个实施例的具有集成的存储器控制器和图形器件的单核 处理器和多核处理器的框图。 图3示出根据本专利技术的一个实施例的系统的框图； 图4示出根据本专利技术的实施例的第二系统的框图； 图5示出根据本专利技术的实施例的第三系统的框图； 图6示出根据本专利技术的实施例的芯片上系统（SoC)的框图；图7示出根据本专利技术的多个实施例的、对照使用软件指令转换器将源指令集中的 二进制指令转换成目标指令集中的二进制指令的框图； 图8示出异构处理器架构的一个实施例。 图9A和9B分别示出包括被隐藏的大型核和被隐藏的小型核的实施例。 图10示出用于将虚拟核映射至物理核的方法的一个实施例。 图lla-b示出具有被隐藏的大型核和多个可见的小型核的系统的一个实施例。 图12示出用于将虚拟核映射至物理核的方法的一个实施例。 图I3a-C示出具有被隐藏的小型核和多个可见的大型核的系统的一个实施例。 图13d示出用于多种类型线程的核分配。 图14a_b示出用于智能地向异构处理器组件分配功率的本专利技术的多个实施例。 图15a_b是示出根据本专利技术的多个实施例的通用向量友好指令格式及其指令模 板的框图； 图16a_d是根据本专利技术的多个实施例的示例性专用向量友好指令格式的框图；以 及 图17是根据本专利技术的一个实施例的寄存器架构的框图。 【具体实施方式】 在下面的描述中，为了进行解释，阐述了众多具体细节以便提供对以下描述的本 专利技术的多个实施例的透彻理解。然而，对本领域技术人员显而易见的是，可以在没有这些具 体细节中的一些细节的情况下实施本专利技术的各实施例。在其他实例中，公知的结构和设备 以框图形式示出，以避免使本专利技术的多个实施例的基本原理模糊。 示例件处理器架构和数据类塑 图1A是示出根据本专利技术的多个实施例的示例性有序流水线和示例性的寄存器重 命名的无序发布/执行流水线的框图。图1B是示出根据本专利技术的多个实施例的要包括在 处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的无序发布/执行架构 核的框图。图1A-B中的实线框示出了有序流水线和有序核，而可选增加的虚线框示出了寄 存器重命名的、无序发布/执行流水线和核。考虑到有序方面是无序方面的子集，将描述无 序方面。 在图1A中，处理器流水线100包括取出级102、长度解码级104、解码级106、分配 级108、重命名级110、调度（也被称为分派或发布）级112、寄存器读取/存储器读取级 114、执行级116、写回/存储器写入级118、异常处理级122和提交级124。 图1B示出处理器核190,其包括耦合到执行引擎单元150的前端单元130,且执行 引擎单元和前端单元两者都耦合到存储器单元170。核190可以是精简指令集计算（RISC) 核、复杂指令集计算（CISC)核、超长指令字（VLIW)核或混合或替代核类型。作为又一选项， 核190可以是专用核，诸如例如，网络或通信核、压缩引擎、协处理器核、通用计算图形处理 单元（GPGPU)核、图形核等。 前端单元130包括親合到指令高速缓存单元134的分支预测单元132,该指令高 速缓存单元耦合到指令转换后备缓冲器（TLB) 136,该指令转换后备缓冲器耦合到指令取出 单元138,指令取出单元耦合到解码单元140。解码单元140 (或解码器）可解码指令，并生 成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个 微操作、微代码进入点、微指令、其他指令或其他控制信号作为输出。解码单元140可使用 各种不同的机制来实现。合适机制的示例包括但不仅限于，查找表、硬件实现、可编程逻辑 阵列（PLA)、微代码只读存储器（ROM)等。在一个实施例中，核190包括微代码ROM或存储 用于某些宏指令的微代码的其他介质（例如，在解码单元140中或以其他方式在前端单元 130内）。解码单元140耦合至执行引擎单元150中的重命名/分配器单元152。 执行引擎单元150包括耦合到引退单元154和一个或多个调度器单元的集合156 的重命名/分配器单元152。调度器单元156表示任意数量的不同调度器，包括预留站、中 央指令窗等。调度器单元156耦合到物理寄存器组单元158。物理寄存器组单元158中的 每一个表示一个或多个物理寄存器组，其中不同的物理寄存器组存储一个或多个不同的数 据类型，例如，标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点，状态（例如， 作为要被执行的下一条指令的地址的指令指针）等。在一个实施例中，物理寄存器组单元 158包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供 架构向量寄存器、向量掩码寄存器、和通用寄存器。物理寄存器组单元158被引退单元154 覆盖，以示出可实现寄存器重命名和无序执行的各种方式（例如，使用重排序缓冲器和引 退寄存器组；使用未来文件（future file)、历史缓冲器、引退寄存器组；使用寄存器映射 和寄存器池等）。引退单元154和物理寄存器组单元158耦合至执行群集160。执行群集 160包括一个或多个执行单元的集合162以及一个或多个存储器访问单元的集合164。执行 单元162可执行多种操作（例如，移位、加法、减法、乘法），并且可对多种数据类型（例如， 标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点）执行操作。尽管一些实施例可以包括 专用于特定功能或功能集的多个执行单元，但其他实施例可包括全部执行所有功能的仅一 个执行单元或多个执行单元。调度器单元156、物理寄存器组单元158、执行群集160被示 出为可能是复数个，因为某些实施例为某些数据/操作类型创建了诸个单独流水线（例如， 均具有各自调度器单元、物理寄存器组单元和/或执行群集的标量整数流水线、标量浮点/ 紧缩整数/紧缩浮点/向量整数/向量浮点流水线、和/或存储器访问流水线，以及在单独 的存储器访问流水线的情况下特定实施例被实现为仅仅该流水线的执行群集具有存储器 访问单元本文档来自技高网...

【技术保护点】
一种处理器，包括：多个处理器组件，用于执行对应的多个处理器功能；多个功率平面，每一个功率平面与所述多个处理器组件中的一个相关联；以及功率控制单元(PCU)，用于基于针对所述处理器的当前使用的用户体验度量、工作负荷特性和功率约束来动态地调节去往所述多个功率平面中的每一个功率平面的功率。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：D·R·萨巴瑞迪，G·N·斯里尼瓦萨，E·高巴托夫，S·D·哈恩，D·A·考法蒂，P·布莱特，A·帕拉哈卡兰，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US