半导体器件及其制造方法技术

本发明专利技术涉及半导体器件及其制造方法。一种半导体器件包括：衬底，其沿着第一方向延伸以限定衬底长度，并沿着与所述第一方向垂直的第二方向延伸以限定衬底宽度。第一半导体鳍形成于所述衬底的上表面上。所述第一半导体鳍沿着所述第二方向延伸第一距离以限定第一鳍宽度。第一栅极沟道形成于在所述衬底中形成的第一源/漏结与在所述第一半导体鳍中形成的第二源/漏结之间。第一栅极叠层形成于所述第一栅极沟道的侧壁上。第一间隔物被设置在所述第一栅极叠层与所述第一源/漏结之间。

【技术实现步骤摘要】

本专利技术涉及半导体器件，更具体地，涉及FinFET半导体器件。
技术介绍
常规多栅FinFET半导体器件包括一个或多个半导体鳍(fin)，所述半导体鳍沿着FinFET器件的长度(Irff)延伸而限定鳍长度。鳍宽度(Wfin)垂直于鳍长度延伸。具有栅极长度(I.)的栅极沟道被限定在源极⑶区和漏极⑶区之间。源极区(S)、栅极沟道(Igate)和漏极区(D)典型地形成为彼此在同一平面内。电流平行于源极(S)区和漏极(D)区之间的Ieff流动。为了实现更大的驱动电流，常规FinFET器件可包括多个鳍，这些鳍沿着FinFET器件的宽度(Weff)彼此平行地形成，如图1所示。因此，随着对驱动更大电流的需求的增加，有必要在衬底上形成另外的鳍。常规FinFET器件典型地限于鳍高度(hFIN)的整数倍，例如鳍高度的两倍(2xhFIN)。另外的鳍的形成也会增加总的weff。因此，宽度量化是常规多栅FinFET器件的内在限制因素。
技术实现思路
根据示例性实施例，一种半导体器件包括衬底，其沿着第一方向延伸以限定衬底长度，并沿着与所述第一方向垂直的第二方向延伸以限定衬底宽度。第一半导体鳍形成于所述衬底的上表面上。所述第一半导体鳍沿着所述第二方向延伸第一距离以限定第一鳍宽度。第一栅极沟道形成于在所述衬底中形成的第一源/漏结与在所述第一半导体鳍中形成的第二源/漏结之间。第一栅极叠层形成于所述第一栅极沟道的侧壁上。第一间隔物(spacer)被设置在所述第一栅极叠层与所述第一源/漏结之间。根据另一示例性实施例，一种制造半导体器件的方法包括形成衬底，该衬底沿着第一方向延伸以限定衬底长度并沿着与所述第一方向垂直的第二方向延伸以限定衬底宽度。所述方法进一步包括在所述衬底的上表面上形成第一半导体鳍。所述第一半导体鳍沿着所述第二方向延伸第一距离以限定第一鳍宽度。所述方法进一步包括在形成于所述衬底中的第一源/漏结与形成于所述第一半导体鳍中的第二源/漏结之间形成第一栅极沟道。所述方法进一步包括在所述第一源/漏结的上表面上形成第一间隔物。所述方法进一步包括在所述第一间隔物上和所述第一栅极沟道的侧壁上形成第一栅极叠层，以便所述第一间隔物被设置在所述第一栅极叠层与所述第一源/漏结之间。【附图说明】在本说明书结尾处的权利要求书中被具体指明并且明确地要求保护被视为本专利技术的主题。通过结合附图进行的以下详细描述，本专利技术的上述及其它特征将变得明显。图1-15B示例出制造半导体器件的流程，其中:图1是常规FinFET半导体器件的等距视图；图2是根据示例性实施例的起始衬底的截面图；图3是在起始衬底的上表面沉积硬掩模层的掩蔽沉积工艺之后的图2所示的起始衬底的截面图；图4是在硬掩模层的上表面上沉积芯(mandrel)层的芯沉积工艺之后的图3所示的衬底的截面图；图5A是在图案化(pattern)芯层以形成各单独的(individual)芯之后、以及在每个芯的相反侧形成间隔物之后的图4所示的衬底的截面图；图5B是图5A所示的衬底的等距视图，示例出沿着衬底宽度延伸的间隔物和芯；图6是在从间隔物之间去除芯的抽芯工艺之后的图5A和5B所示的衬底的截面图；图7是在蚀刻硬掩模层和下伏的(underlying)衬底以形成各单独的半导体鳍的蚀刻工艺之后的图6所示的衬底的截面图；图8A是从每个半导体鳍的上表面去除间隔物之后的图7所示的衬底的截面图；图SB是图8A所示的衬底的等距视图，示出了所述半导体鳍沿着衬底宽度延伸不同的长度以限定彼此不同的鳍宽度；图9是在沉积阻隔掩模(block mask)的阻隔掩模沉积工艺之后的图8A和8B所示的衬底的截面图，该阻隔掩模覆盖衬底和半导体鳍的暴露部；图10是在使单个半导体鳍和一部分衬底暴露的选择性图案化工艺之后的图9所示的衬底的截面图；图11是正在经历将掺杂离子注入一部分暴露的衬底和一部分暴露的半导体鳍的离子注入工艺的图10所示的衬底的截面图；图12是示例出在离子注入工艺之后在暴露的衬底和暴露的半导体鳍中形成源/漏结的图11所示的衬底的截面图；图13A是在选择性图案化和离子注入工艺以形成在衬底的剩余部分和剩余的半导体鳍上具有变化的深度的源/漏结之后的图12所示的衬底的截面图；图13B是图13A所示的衬底的等距视图，示出了沿着衬底宽度和鳍宽度延伸的源/漏结；图14是在衬底的上表面以及半导体鳍的上表面和侧壁上沉积保形(conformal)间隔物层之后的图13A-13B所示的衬底的等距视图；图15是蚀刻保形间隔物层以在半导体鳍的栅极沟道和衬底的源/漏结上形成间隔物之后的图14所示的衬底的等距视图；图16A示例出在沉积多晶硅阻隔层之后的图15的衬底，该多晶硅阻隔层覆盖半导体鳍和衬底的暴露部分；图16B是图16A所示的衬底的等距视图，示例出沿着衬底宽度延伸的多晶硅阻隔层；图17A是在图案化多晶硅阻隔层以在栅极沟道的相应侧壁上和相应间隔物的上表面上形成各单独的栅极叠层的图案化工艺之后的图16A和16B所示的衬底的等距视图；以及图17B是图17A所示的衬底的等距视图，示例出沿着鳍宽度延伸并且位于相应栅极叠层与源/漏结之间的间隔物。【具体实施方式】参考图2，半导体结构100包括体(bulk)半导体衬底102，该衬底沿着X轴延伸以限定高度，并且沿着与X轴垂直的Y轴延伸以限定长度。体半导体衬底102可由诸如硅(Si)的半导体材料形成。转向图3，在体半导体衬底102的上表面上形成硬掩模层103。硬掩模层103可使用化学气相沉积(CVD)形成，并且可由氮化物掩模材料形成，如本领域的普通技术人员可理解的。参考图4，在硬掩模层103的上表面上形成芯层104。芯层104可通过氧化硅(S12)的CVD形成。进一步地，芯层104可由成分不同于硬掩模层103的材料形成以实现蚀刻选择性。芯层104的材料包括但不限于光致抗蚀剂、多晶硅、氧化硅、氮化硅和硅锗。现在参考图5，对芯层104进行图案化以形成多个单独的芯106。芯层104的一个或多个部分可使用包括但不限于光刻的各种工艺而被图案化，从而形成一个或多个沟槽108。相应地，每个单独的芯106通过沟槽108而彼此分隔。芯层104也可被图案化以调整单独的芯106中的一个或多个的沿着Z轴延伸的宽度，如图5B所示。每个芯106的图案化宽度可限定要在半导体器件100上形成的相应鳍的宽度，如下面将更详细地讨论的。在每个单独的芯106的侧面处形成间隔物107。间隔物可使用光刻工艺和侧壁图像转印(SIT)工艺形成，如本领域的普通技术人员可理解的。现在转向图6，执行去除单独的芯106的抽芯工艺。抽芯工艺在各单独的间隔物107之间产生另外的沟槽108。参考图7，各单独的间隔物107可被用于在体半导体衬底102中蚀刻出鳍沟槽110。鳍沟槽110可使用本领域的普通技术人员理解的SIT工艺形成。蚀刻出的鳍沟槽110限定一个或多个半导体鳍112' -112""。由于鳍112' -112""被图案化到体半导体衬底102中，因此，鳍I⑵-112""和体半导体衬底102由同一材料(例如Si)形成。转向图8A，各单独的间隔物107可被去除，从而暴露在相应的鳍112' -112""的上表面上形成的各单独的硬掩模帽103' -103""。硬掩模帽103可具有例本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底，其沿着第一方向延伸以限定衬底长度，并沿着与所述第一方向垂直的第二方向延伸以限定衬底宽度；第一半导体鳍，其形成于所述衬底的上表面上，所述第一半导体鳍沿着所述第二方向延伸第一距离以限定第一鳍宽度；第一栅极沟道，其形成于在所述衬底中形成的第一源/漏结与在所述第一半导体鳍中形成的第二源/漏结之间；第一栅极叠层，其形成于所述第一栅极沟道的侧壁上；以及第一间隔物，其被设置在所述第一栅极叠层与所述第一源/漏结之间。

【技术特征摘要】
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【专利技术属性】
技术研发人员：V·S·巴斯克，刘作光，山下典洪，叶俊呈，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：美国;US