半导体器件结构及其制造方法技术

本发明专利技术提供了半导体器件及其形成方法。本发明专利技术提供了用于形成半导体器件结构的实施例。该半导体器件结构包括衬底和形成在衬底上的栅叠层结构。该半导体器件结构还包括形成在栅叠层结构的侧壁上的栅极间隔件。该半导体器件结构还包括形成在衬底中的隔离结构和邻近隔离结构形成的源极/漏极应激源结构。源极/漏极应激源结构包括沿着(311)和(111)晶体取向形成的覆盖层。

【技术实现步骤摘要】

本专利技术一般地涉及半导体
，更具体地，涉及半导体器件及其形成方法。
技术介绍
半导体器件用于各种电子应用中，诸如个人计算机、手机、数码相机和其他电子设备。通常通过工艺步骤来制造半导体器件:在半导体衬底上方顺序沉积绝缘或介电层、导电层和半导体材料层，以及使用光刻图案化各个材料层以在其上形成电路部件和元件。通常在单个半导体晶圆上制造多个集成电路，并且通过沿着划线在集成电路之间进行切割来分割晶圆上的独立管芯。例如，独立管芯通常分别封装在多芯片模块或其他类型的封装件中。半导体工业通过持续减小最小部件尺寸来不断地改进各个电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，从而允许更多的部件集成到给定区域中。在一些应用中，这些较小的电子部件还需要利用比以往的封装件更小面积的较小封装件。通常形成具有应激源区的MOSFET以增强MOSFET的性能。已实现了针对源极和漏极部件的形状、配置和材料的各种技术以进一步提高晶体管器件性能。尽管现有方法足以满足其预期目的，但它们并非在所有方面都完全符合要求。
技术实现思路
为了解决现有技术中所存在的缺陷，根据本专利技术的一方面，提供了一种半导体器件结构，包括:衬底；栅叠层结构，形成在所述衬底上；栅极间隔件，形成在所述栅叠层结构的侧壁上；隔离结构，形成在所述衬底中；以及源极/漏极应激源结构，形成为邻近所述隔离结构，其中，所述源极/漏极应激源结构包括沿着(311)晶体取向和(111)晶体取向形成的覆盖层。在该半导体器件结构中，所述源极/漏极应激源结构进一步包括:形成在所述衬底和所述覆盖层之间的应激源层。在该半导体器件结构中，所述覆盖层包括SiGe、S1、SiC或SiGeSn。在该半导体器件结构中，所述覆盖层的一部分位于所述衬底的顶面之下。在该半导体器件结构中，所述应激源层的一部分沿着所述(311)晶体取向和所述(111)晶体取向生长。在该半导体器件结构中，所述覆盖层的厚度在约1nm至约30nm的范围内。在该半导体器件结构中，所述半导体器件结构位于晶圆的边缘区处。该半导体器件结构进一步包括:形成在所述源极/漏极应激源结构上的金属硅化物层。该半导体器件结构进一步包括:形成在所述金属硅化物层上的接触件结构，其中，所述源极/漏极应激源结构通过所述金属硅化物层连接至所述接触件结构。根据本方面的又一方面，提供了一种半导体器件结构，包括:衬底；栅叠层结构，形成在所述衬底上；栅极间隔件，形成在所述栅叠层结构的侧壁上；掺杂区，形成在所述衬底中；隔离结构，形成在所述衬底中；以及源极/漏极应激源结构，形成在所述掺杂区和所述隔离结构之间，其中，所述源极/漏极应激源结构包括:形成在所述衬底中的应激源层；以及形成在所述应激源层之上的覆盖层，并且所述覆盖层从所述掺杂区至所述隔离结构向下倾斜。在该半导体器件结构中，第一刻面具有第一厚度，而第二刻面具有第二厚度，并且所述第一厚度基本上等于所述第二厚度。在该半导体器件结构中，所述覆盖层的一部分位于所述衬底的顶面之下。在该半导体器件结构中，所述应激源层和所述覆盖层之间的边界沿着(311)晶体取向和(111)晶体取向生长。根据本专利技术的又一方面，提供了一种用于形成半导体器件结构的方法，包括:提供晶圆，所述晶圆具有中心部分和边缘部分；在所述中心部分和所述边缘部分上形成半导体器件结构，在所述中心部分和所述边缘部分上形成所述半导体器件结构包括:在所述晶圆的所述边缘部分中形成隔离结构；在所述晶圆的所述边缘部分上形成栅叠层结构；在所述栅叠层结构的侧壁上形成栅极间隔件；掺杂所述栅极间隔件下方的所述晶圆以形成掺杂区；以及在所述掺杂区和所述隔离结构之间生长源极/漏极应激源结构，所述源极/漏极应激源结构包括沿着所述(311)晶体取向和所述(111)晶体取向形成的覆盖层。在该方法中，生长所述源极/漏极应激源结构包括:蚀刻所述晶圆以在所述晶圆中形成凹槽；在所述凹槽中生长应激源层；以及在所述应激源层上生长覆盖层。在该方法中，在所述凹槽中生长所述应激源层包括:通过选择性外延工艺在所述凹槽中生长SiGe应激源层。在该方法中，控制所述选择性外延工艺以满足方程式(I):边缘-E/D = HCl源的流速/Si源和Ge源的流速的总和(I)，其中，所述边缘-E/D在约0.2至约0.8的范围内。在该方法中，所述Si源和所述Ge源的流速的总和在约10sccm至约400sccm的范围内。在该方法中，在约500°C至约850°C的范围内的温度以及约I托至约760托的范围内的压力的条件下，实施所述选择性外延工艺。在该方法中，在所述应激源层上形成所述覆盖层包括:在所述应激源层上沿着所述(311)晶体取向和所述(111)晶体取向形成所述覆盖层。【附图说明】为了更加完全地理解本专利技术及其优势，现在将结合附图所进行的以下描述作为参考。图1A至图1E示出根据本专利技术的一些实施例形成半导体器件结构的各个阶段的截面图。图2示出了根据本专利技术的一些实施例处于外延工艺期间的晶圆的俯视图。【具体实施方式】下面详细讨论本专利技术的各个实施例的制造和使用。然而，应该理解，可以在各种具体环境中实现各个实施例。所讨论的具体实施例仅是说明性的，而不限制本专利技术的范围。应该理解，为实施本专利技术的不同部件，以下公开内容提供了许多不同的实施例或示例。以下描述元件和布置的特定示例以简化本专利技术。当然，这些仅仅是实例而不旨在限制。此外，在以下描述中，在第二工艺之前实施第一工艺可包括在第一工艺之后立即实施第二工艺的实施例，并且也可以包括在第一工艺和第二工艺之间可以实施额外的工艺的实施例。为了简单和清楚起见，可以以不同的比例任意地绘制各个部件。此外，在描述中，在第二部件上方或者上形成第一部件可以包括以直接接触或间接接触的方式形成第一部件和第二部件的实施例。描述了实施例的一些变型例。在各个视图和整个说明性实施例中，相同参考标号用于标示相同的元件。应该理解，对于该方法的其他实施例，在该方法之前、期间和之后可以提供额外的操作，并且可以替换或删除一些描述的操作。提供了形成半导体器件结构的实施例。图1A至图1E示出了根据本专利技术的一些实施例形成半导体器件结构100的各个阶段的截面图。参照图1A，提供了衬底102。衬底102可由硅或其他半导体材料制成。可选地或另外地，衬底102可包括诸如锗的其他元素半导体材料。在一些实施例中，衬底102由诸如碳化硅、砷化镓、砷化铟或磷化铟的化合物半导体制成。在一些实施例中，衬底102由诸如硅锗、碳化硅锗、砷磷化镓或磷化铟镓的合金半导体制成。在一些实施例中，衬底102包括外延层。例如，衬底102具有位于块状半导体上方的外延层。衬底102还可包括诸如浅沟道隔离(STI)部件或局部硅氧化(LOCOS)部件的隔离结构104。隔离结构104可限定并隔离各个集成电路器件。如图1A所示，包括栅极介电层112和栅电极层114的栅叠层结构110形成在衬底102 上。栅极介电层112形成在衬底102上。栅极介电层112可由氧化硅、氮氧化硅或高介电常数材料(高k材料)制成。高介电常数材料可包括二氧化铪(HfO2)、氧化铪硅(HfS1)、氮氧化铪硅(HfS1N)、氧化铪钽(HfTaO)、氧化铪钛(HfT1)、氧化铪锆(HfZrO)或其他合适的高k介电材本文档来自技高网...

【技术保护点】
一种半导体器件结构，包括：衬底；栅叠层结构，形成在所述衬底上；栅极间隔件，形成在所述栅叠层结构的侧壁上；隔离结构，形成在所述衬底中；以及源极/漏极应激源结构，形成为邻近所述隔离结构，其中，所述源极/漏极应激源结构包括沿着(311)晶体取向和(111)晶体取向形成的覆盖层。

【技术特征摘要】
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【专利技术属性】
技术研发人员：黄信烨，张凯翔，江知谌，彭翊玮，林冠宇，蔡明山，赖经纶，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71