电压缓冲电路及具有其的驱动负载随时序切换的电路制造技术

本发明专利技术提供一种电压缓冲电路及具有其的驱动负载随时序切换的电路，其中，所述电压缓冲电路用于驱动负载，其至少包括：差分输入级，输出级和偏置模块；本发明专利技术的电压缓冲电路，可以快速切换提供给负载的驱动能力，功耗较低，工作速度快；可以在需要驱动大负载时提供大驱动电流，在不需要驱动大负载时提供小驱动电流，此时偏置模块将输出级中的大电流支路保持在关断的临界点，大大减小输出级的静态电流。同时，由于输出级中的大电流支路并没有完全关断，在需要大驱动电流时，可以快速开启，提高了电路的切换速度和参考电压的稳定性。

【技术实现步骤摘要】
电压缓冲电路及具有其的驱动负载随时序切换的电路
本专利技术涉及缓冲电路
，特别是涉及一种电压缓冲电路及具有其的驱动负载随时序切换的电路。
技术介绍
在模拟集成电路中，常会遇到参考电压驱动的负载大小会随时序切换的情况，例如在SARADC(SuccessiveApproximationRegisterAnalog-to-DigitalConverter，逐次逼近寄存器型模数转换器)中,比较器输入端的共模参考电压需要在时序的配合下驱动大的采样电容(即负载)，因此提供共模参考电压的电路对整个电路的性能起到关键作用。在SARADC电路的采样阶段，由参考输入电压产生的共模参考电压需要能够在设定的时序要求内快速驱动大电容阵列达到稳定，因此提供共模参考电压的电路需要具有良好的稳定性和较大的驱动能力。在数据处理阶段，共模参考电压不需要驱动大电容阵列，因此在电路设计时也要兼顾大驱动能力引起的功耗问题。图1是最简单的共模参考电压产生电路，由参考输入电压VREF通过第一分压电阻Rd1和第二分压电阻Rd2分压产生共模参考电压VCM，共模参考电压VCM直接通过电阻分压结构、即第一负载开关KC1和第二负载开关KC2，来控制驱动大的第一采样电容CS1和第二采样电容CS2。该电路结构简单，但为了提高电路速度实现大驱动能力，第一分压电阻Rd1和第二分压电阻Rd2的取值不能太大。但是这样一来，该电路的毫安级静态电流将浪费大量的功耗，并且电阻分压结构在一定程度上限制了该电路的速度和共模参考电压的稳定性。图2是将一个运算放大器BUFFER，作为缓冲器连接在共模参考电压和驱动的负载之间。该电路能够简单实现大驱动能力，同时缓冲器输出端负载与输入端共模参考电压隔离，保证了参考电压的稳定性。但是为了实现大驱动能力，普通的运算放大器输出级的静态电流也较大，在电路不需要驱动大负载的时间里，大的静态电流会浪费功耗。因此，现在需要一种电压缓冲电路，能够实现在大负载下提供大驱动能力，在小负载下减小静态功耗，并在此基础上能够提高电路的速度和参考电压的稳定性。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种电压缓冲电路及具有其的驱动负载随时序切换的电路，用于解决现有技术中参考电压产生电路驱动大负载时，为了获得大驱动能力而造成静态电流功耗浪费的问题。为实现上述目的及其他相关目的，本专利技术提供一种电压缓冲电路，用于驱动负载，其中，所述电压缓冲电路至少包括：差分输入级，输出级和偏置模块；所述差分输入级的正向输入端连接一参考电压，所述差分输入级的负向输入端连接所述输出级的输出端，用于对所述参考电压和所述输出级的输出电压进行比较；所述输出级包括并联连接的至少两路小电流支路和至少一路大电流支路，用于在所述参考电压和所述输出级的输出电压比较后输出驱动电流，并在所述电压缓冲电路驱动的负载大小需要切换时，提供相适配的驱动能力；其中，在所述电压缓冲电路切换到驱动大负载时，所述输出级输出大驱动电流；在所述电压缓冲电路切换到驱动小负载时，所述输出级中的大电流支路断开连接，所述输出级输出小驱动电流；所述偏置模块连接所述输出级，用于在所述输出级中的大电流支路断开连接时，将所述大电流支路偏置到关断的临界点，以降低所述电压缓冲电路的静态电流。优选地，所述差分输入级至少包括：第一NMOS管、第二NMOS管、第一PMOS管、第二PMOS管以及第五NMOS管；其中，所述第五NMOS管的源极接地，所述第五NMOS管的栅极接入一差分输入级偏置电压，所述第五NMOS管的漏极与所述第一NMOS管的源极和所述第二NMOS管的源极相连；所述第一NMOS管的漏极与所述第一PMOS管的栅极和漏极相连；所述第二NMOS管的漏极与第二PMOS管的栅极和漏极相连；所述第一PMOS管的源极和第二PMOS管的源极与电源相连；所述第一NMOS管的栅极为所述差分输入级的负向输入端，所述第二NMOS管的栅极为所述差分输入级的正向输入端。优选地，在所述输出级中，第一路小电流支路至少包括：第三PMOS管和第三NMOS管；第二路小电流支路至少包括：第四PMOS管和第四NMOS管；大电流支路至少包括：第五PMOS管、第六NMOS管、第一开关、第二开关、第三开关和第四开关；其中，所述第三PMOS管的源极与电源相连，所述第三PMOS管的栅极和所述第一PMOS管的栅极相连，所述第三PMOS管的漏极与所述第三NMOS管的漏极和栅极相连，所述第三NMOS管的源极接地；所述第四PMOS管的源极与电源相连，所述第四PMOS管的栅极与所述第二PMOS管的栅极相连，所述第四PMOS管的漏极与所述第四NMOS管的漏极相连；所述第四NMOS管的栅极与所述第三NMOS管的栅极相连，所述第四NMOS管的源极接地；所述第一开关的正端与所述第四PMOS管的栅极相连，所述第一开关的负端与所述第五PMOS管的栅极和所述第三开关的正端相连；所述第二开关的正端与所述第四NMOS管的栅极相连，所述第二开关的负端与所述第六NMOS管的栅极和所述第四开关的正端相连；所述第五PMOS管的源极与电源相连，所述第五PMOS管的漏极与所述第四PMOS管的漏极和所述第六NMOS管的漏极相连，所述第六NMOS管的源极接地。优选地，所述偏置模块至少包括：用于产生第一偏置电压的第一偏置电路；所述第一偏置电路至少包括：第六PMOS管、第七PMOS管、第一电阻和第七NMOS管，其中，所述第一偏置电压小于等于电源电压与所述第六PMOS管的阈值电压之差；其中，所述第六PMOS管的源极与电源相连，所述第六PMOS管的栅极与所述第七PMOS管的漏极和所述第一电阻的正极相连，所述第六PMOS管的漏极与所述第七PMOS管的源极和第三开关的负端相连；所述第七PMOS管的栅极与所述第一电阻的负极和所述第七NMOS管的漏极相连；所述第七NMOS管的栅极接入一第一偏置电路偏置电压，所述第七NMOS管的源极接地；所述第一偏置电压为所述第六PMOS管的漏极处的电压。优选地，所述偏置模块还包括：用于产生第二偏置电压的第二偏置电路；所述第二偏置电路至少包括：第八PMOS管、第九PMOS管、第二电阻、第八NMOS管和第九NMOS管，其中，所述第二偏置电压大于等于接地端和所述第九NMOS管的阈值电压之和；其中，所述第八PMOS管的源极与电源相连，所述第八PMOS管的栅极与所述第六PMOS管的栅极相连，所述第八PMOS管的漏极与所述第九PMOS管的源极相连；所述第九PMOS管的栅极与所述第七PMOS管的栅极相连，所述第九PMOS管的漏极与所述第二电阻的正极和所述第八NMOS管的栅极相连；所述第八NMOS管的漏极与所述第二电阻的负端和所述第九NMOS管的栅极相连，所述第八NMOS管的源极与所述第四开关的负端和所述第九NMOS管的漏极相连，所述第九NMOS管的源极接地；所述第二偏置电压为所述第九NMOS管的漏极处的电压。本专利技术还提供一种驱动负载随时序切换的电路，其中，所述驱动负载随时序切换的电路至少包括：如上所述的电压缓冲电路。优选地，所述驱动负载随时序切换的电路为共模参考电压产生电路，其还包括：用于产生共模参考电压的电压分压结构；其中，所述电压分压结构以其产生的共模参考电压作为连接到所述电压缓冲电路的参考电压本文档来自技高网...

【技术保护点】
一种电压缓冲电路，用于驱动负载，其特征在于，所述电压缓冲电路至少包括：差分输入级，输出级和偏置模块；所述差分输入级的正向输入端连接一参考电压，所述差分输入级的负向输入端连接所述输出级的输出端，用于对所述参考电压和所述输出级的输出电压进行比较；所述输出级包括并联连接的至少两路小电流支路和至少一路大电流支路，用于在所述参考电压和所述输出级的输出电压比较后输出驱动电流，并在所述电压缓冲电路驱动的负载大小需要切换时，提供相适配的驱动能力；其中，在所述电压缓冲电路切换到驱动大负载时，所述输出级输出大驱动电流；在所述电压缓冲电路切换到驱动小负载时，所述输出级中的大电流支路断开连接，所述输出级输出小驱动电流；所述偏置模块连接所述输出级，用于在所述输出级中的大电流支路断开连接时，将所述大电流支路偏置到关断的临界点，以降低所述电压缓冲电路的静态电流。

【技术特征摘要】
1.一种电压缓冲电路，用于驱动负载，其特征在于，所述电压缓冲电路至少包括：差分输入级，输出级和偏置模块；所述差分输入级的正向输入端连接一参考电压，所述差分输入级的负向输入端连接所述输出级的输出端，用于对所述参考电压和所述输出级的输出电压进行比较；所述输出级包括并联连接的至少两路小电流支路和至少一路大电流支路，用于在所述参考电压和所述输出级的输出电压比较后输出驱动电流，并在所述电压缓冲电路驱动的负载大小需要切换时，提供相适配的驱动能力；其中，在所述电压缓冲电路切换到驱动大负载时，所述输出级输出大驱动电流；在所述电压缓冲电路切换到驱动小负载时，所述输出级中的大电流支路断开连接，所述输出级输出小驱动电流；所述偏置模块连接所述输出级，用于在所述输出级中的大电流支路断开连接时，将所述大电流支路偏置到关断的临界点，以降低所述电压缓冲电路的静态电流。2.根据权利要求1所述的电压缓冲电路，其特征在于，所述差分输入级至少包括：第一NMOS管(MN1)、第二NMOS管(MN2)、第一PMOS管(MP1)、第二PMOS管(MP2)以及第五NMOS管(MN5)；其中，所述第五NMOS管(MN5)的源极接地，所述第五NMOS管(MN5)的栅极接入一差分输入级偏置电压(VB1)，所述第五NMOS管(MN5)的漏极与所述第一NMOS管(MN1)的源极和所述第二NMOS管(MN2)的源极相连；所述第一NMOS管(MN1)的漏极与所述第一PMOS管(MP1)的栅极和漏极相连；所述第二NMOS管(MN2)的漏极与第二PMOS管(MP2)的栅极和漏极相连；所述第一PMOS管(MP1)的源极和第二PMOS管(MP2)的源极与电源相连；所述第一NMOS管(MN1)的栅极为所述差分输入级的负向输入端(VIN)，所述第二NMOS管(MN2)的栅极为所述差分输入级的正向输入端(VIP)。3.根据权利要求2所述的电压缓冲电路，其特征在于，在所述输出级中，第一路小电流支路至少包括：第三PMOS管(MP3)和第三NMOS管(MN3)；第二路小电流支路至少包括：第四PMOS管(MP4)和第四NMOS管(MN4)；大电流支路至少包括：第五PMOS管(MP5)、第六NMOS管(MN6)、第一开关(K1)、第二开关(K2)、第三开关(K3)和第四开关(K4)；其中，所述第三PMOS管(MP3)的源极与电源相连，所述第三PMOS管(MP3)的栅极和所述第一PMOS管(MP1)的栅极相连，所述第三PMOS管(MP3)的漏极与所述第三NMOS管(MN3)的漏极和栅极相连，所述第三NMOS管(MN3)的源极接地；所述第四PMOS管(MP4)的源极与电源相连，所述第四PMOS管(MP4)的栅极与所述第二PMOS管(MP2)的栅极相连，所述第四PMOS管(MP4)的漏极与所述第四NMOS管(MN4)的漏极相连；所述第四NMOS管(MN4)的栅极与所述第三NMOS管(MN3)的栅极相连，所述第四NMOS管(MN4)的源极接地；所述第一开关(K1)的正端与所述第四PMOS管(MP4)的栅极相连，所述第一开关(K1)的负端与所述第五PMOS管(MP5)的栅极和所述第三开关(K3)的正端相连；所述第二开关(K2)的正端与所述第四NMOS管(MN4)的栅极相连，所述第二开关(K2)的负端与所述第六NMOS管(MN6)的栅极和所述第四开关(K4)的正端相连；所述第五PMOS管(MP5)的源极与电源相连，所述第五P...

【专利技术属性】
技术研发人员：曹帆，程冠楚，邢文俊，刘军，
申请(专利权)人：芯原微电子上海有限公司，芯原微电子北京有限公司，芯原微电子成都有限公司，芯原股份有限公司，
类型：发明
国别省市：上海;31