半导体器件以及制造半导体器件的方法技术

本发明专利技术涉及半导体器件以及制造半导体器件的方法。改善了半导体器件的特性。形成一种半导体器件以便具有形成在衬底上的沟道层、势垒层、在开口区中贯穿势垒层并到达沟道层的一定点的沟槽、经由栅极绝缘膜布置在沟槽中的栅电极，以及形成在开口区外部的势垒层上的绝缘膜。则，绝缘膜具有富Si氮化硅膜以及位于其下的富N氮化硅膜的叠层结构。因此，绝缘膜的上层设定为富Si氮化硅膜。这能提升击穿电压，并且还能提升蚀刻抗性。而绝缘膜的下层设定为富N氮化硅膜。这可以抑制崩塌。

【技术实现步骤摘要】
半导体器件以及制造半导体器件的方法相关申请交叉引用将2013年11月28日提交的日本专利申请No.2013-245845的公开内容，包括说明书，附图以及摘要，整体并入本文作为参考。
本专利技术涉及一种半导体器件，并且例如优选用于采用氮化物半导体的半导体器件以及制造半导体器件的方法。
技术介绍
近年来，已经关注采用具有大于硅(Si)的带隙的III-V族化合物的各种半导体器件。在这些器件中，已经对采用氮化镓(GaN)的半导体器件进行了研发，它们具有以下优点(1)大击穿电场，(2)大饱和电子速度，(3)大热导率，(4)能在AlGaN和GaN之间形成良好的异质结，以及(5)是一种无毒且高安全性的材料。而且，对于高击穿电压和高速开关特性来说，已经对采用氮化镓并作为功率MISFET(金属绝缘体半导体场效应晶体管)的半导体器件进行了研发，并且其能进行常关操作。例如，在专利文献1(日本未审专利公布No.2010-206110)中，公开了一种具有栅极凹陷结构的氮化物半导体器件。另外，公开了一种表面稳定该氮化物半导体器件并且由此抑制电流崩塌的技术。而且，在专利文献2(日本未审专利公布No.2008-205392)中，公开了一种化合物半导体器件，其中覆盖化合物半导体区的保护绝缘膜形成在具有不同性质的第一绝缘膜和第二绝缘膜的双层结构中。而且，专利文献3(日本未审专利公布No.2012-44003)和专利文献4(日本未审专利公布No.2013-77629)公开了氮化物半导体器件，并且分别公开了抑制电流崩塌的技术。然而，在非专利文献1中，公开了在SiN的理想化学计量成分和崩塌量之间的关系。在非专利文献2中，公开了单层热CVD氮化硅膜的保护膜的折射率和崩塌量之间的关系。而且，非专利文献3公开了以下内容：对于氮化硅膜的保护膜来说，当折射率是2.01时，崩塌量最小。而且，在非专利文献4中，公开了一种采用富氮(N)SiN膜以及通过低温沉积CVD形成的SiN膜作为保护膜的氮化物半导体器件。专利文献[专利文献1]日本未审专利公布No.2010-206110[专利文献2]日本未审专利公布No.2008-205392[专利文献3]日本未审专利公布No.2012-44003[专利文献4]日本未审专利公布No.2013-77629非专利文献[非专利文献1]WAKIEiji等人，“ECRsputteredSiNfilmqualityeffectsonthecharacteristicsofSiN/AlGaN/GaNMIS-HFETs”，thepaperofTechnicalMeetingoftheInstituteofElectricalEngineersofJapan，TechnicalGrouponElectronDevices，EDD11043，2011年3月2日。[非专利文献2]T.Marui等人，“EffectsofaThermalCVDSiNPassivationFilmonAlGaN/GaNHEMTs”，IEICEElectron，第E91-C卷，第7期，pp.1009-1014，2008年7月。[非专利文献3]F.Karouta等人，“InfluenceoftheStructuralandCompositionalPropertiesofPECVDSiliconNitrideLayersonthePassivationofAlGaN/GaNHEMTs”，ECSTransactions，16(7)181-191(2008)。[非专利文献4]K.B.Lee等人，“Bi-layerSixNypassivationonAlGaN/GaNHEMTstosuppresscurrentcollapseandimprovebreakdown”，2010Semicond.Sci.Technol.，25(2010),p.125010。
技术实现思路
本专利技术人专注于采用上述氮化物半导体的半导体器件的研究和研发，并且已经对特性的改善进行的细致的研究。在这个过程中，已经证明存在进一步改善采用氮化物半导体的半导体器件的特性的空间。从本说明书和附图的说明将使其他目的和新颖的特征变得显而易见。以下将简要说明本申请中公开的一个代表实施例的综述。本申请中公开的一个实施例中所示的半导体器件在氮化物半导体层上具有绝缘膜。绝缘膜具有形成在氮化物半导体层上的第一氮化硅膜，以及形成在第一氮化硅膜上的第二氮化硅膜。第二氮化硅膜的硅(Si)组分比第一氮化硅膜比大。例如，第一氮化硅膜的组分比[Si]/[N]为0.75周围的±1％内。而且，第一氮化硅膜的组分比[Si]/[N]是0.65或更大且0.85或更小。例如，第二氮化硅膜的组分比[Si]/[N]大于0.85。根据本申请中公开的下述代表性实施例中所示的半导体器件，能改善半导体器件的特性。附图说明图1是示出第一实施例的半导体器件的构造的截面图；图2是示出在一个制造步骤过程中的第一实施例的半导体器件的截面图；图3是示出一个制造步骤过程中的第一实施例的半导体器件并且示出图2之后的制造步骤的截面图；图4是示出一个制造步骤过程中的第一实施例的半导体器件并且示出图3之后的制造步骤的截面图；图5是示出一个制造步骤过程中的第一实施例的半导体器件并且示出图4之后的制造步骤的截面图；图6是示出一个制造步骤过程中的第一实施例的半导体器件并且示出图5之后的制造步骤的截面图；图7是示出一个制造步骤过程中的第一实施例的半导体器件并且示出图6之后的制造步骤的截面图；图8是示出一个制造步骤过程中的第一实施例的半导体器件并且示出图7之后的制造步骤的截面图；图9是示出一个制造步骤过程中的第一实施例的半导体器件并且示出图8之后的制造步骤的截面图；图10是示出一个制造步骤过程中的第一实施例的半导体器件并且示出图9之后的制造步骤的截面图；图11是示出一个制造步骤过程中的第一实施例的半导体器件并且示出图10之后的制造步骤的截面图；图12是示出一个制造步骤过程中的第一实施例的半导体器件并且示出图11之后的制造步骤的截面图；图13是示出一个制造步骤过程中的第一实施例的半导体器件并且示出图12之后的制造步骤的截面图；图14是示出一个制造步骤过程中的第一实施例的半导体器件并且示出图13之后的制造步骤的截面图；图15是示出一个制造步骤过程中的第一实施例的半导体器件并且示出图14之后的制造步骤的截面图；图16是示出一个制造步骤过程中的第一实施例的半导体器件并且示出图15之后的制造步骤的截面图；图17是示出一个制造步骤过程中的第一实施例的半导体器件并且示出图16之后的制造步骤的截面图；图18是示出比较实例的半导体器件的构造的截面图；图19A是示出气体流量比[NH3]/[SiH4本文档来自技高网...

【技术保护点】
一种半导体器件，包括：第一氮化物半导体层，所述第一氮化物半导体层形成在衬底上；第二氮化物半导体层，所述第二氮化物半导体层形成在所述第一氮化物半导体层上，并且带隙比所述第一氮化物半导体层宽；第一绝缘膜，所述第一绝缘膜形成在所述第二氮化物半导体层上；栅电极；以及第一电极和第二电极，所述第一电极和所述第二电极分别形成在所述栅电极的相对侧的所述第二氮化物半导体层上，其中，所述第一绝缘膜具有与所述第二氮化物半导体层接触的第一氮化硅膜，以及形成在所述第一氮化硅膜上的第二氮化硅膜，其中，所述第二氮化硅膜的硅(Si)组分比大于所述第一氮化硅膜的硅(Si)组分比，并且其中，所述栅电极设置在至少所述第二氮化硅膜上。

【技术特征摘要】
2013.11.28 JP 2013-2458451.一种半导体器件，包括：
第一氮化物半导体层，所述第一氮化物半导体层形成在衬底上；
第二氮化物半导体层，所述第二氮化物半导体层形成在所述第一氮化物半导体层上，并且带隙比所述第一氮化物半导体层宽；
形成在所述第二氮化物半导体层中的沟槽，所述沟槽穿透所述第二氮化物半导体层，并且在所述沟槽的底表面处到达所述第一氮化物半导体层，
第一绝缘膜，所述第一绝缘膜形成在所述第二氮化物半导体层上，以包围所述沟槽；
栅极绝缘膜，所述栅极绝缘膜形成在所述第一绝缘膜上，并且形成在所述沟槽的侧表面和底表面上；
栅电极，所述栅电极形成在所述栅极绝缘膜上，以在平面图中与所述第一绝缘膜重叠；以及
第一电极和第二电极，所述第一电极和所述第二电极分别形成在所述栅电极的相对侧的所述第二氮化物半导体层上，
其中，所述第一绝缘膜具有与所述第二氮化物半导体层接触的第一氮化硅膜，以及与所述栅极绝缘膜接触地形成在所述第一氮化硅膜上的第二氮化硅膜，
其中，所述第二氮化硅膜的硅(Si)组分比大于所述第一氮化硅膜的硅(Si)组分比，
其中，所述第一氮化硅膜的氮(N)组分比大于所述第二氮化硅膜的氮(N)组分比，并且
其中，所述栅电极的一部分经由所述栅极绝缘膜设置在至少所述第二氮化硅膜上。


2.根据权利要求1所述的半导体器件，
其中，所述第一氮化硅膜的组分比[Si]/[N]在0.75周围的±1％内。


3.根据权利要求1所述的半导体器件，
其中，所述第一氮化硅膜的组分比[Si]/[N]为0.65或更大且0.85或更小。


4.根据权利要求1所述的半导体器件，
其中，所述第二氮化硅膜的组分比[Si]/[N]大于0.85。


5.根据权利要求1所述的半导体器件，
其中，所述第一氮化硅膜的组分比[Si]/[N]在0.75周围的±1％内，并且
其中，所述第二氮化硅膜的组分比[Si]/[N]大于0.85。


6.根据权利要求1所述的半导体器件，
其中，所述第一氮化硅膜的组分比[Si]/[N]为0.65或更大且0.85或更小，并且
其中，所述第二氮化硅膜的组分比[Si]/[N]大于0.85。


7.根据权利要求1所述的半导体器件，
其中，所述第一绝缘膜具有暴露所述沟槽的开口，并且
其中，所述栅电极也设置在所述开口处的所述栅极绝缘膜上。


8.根据权利要求1所述的半导体器件，
所述器件具有沟槽，所述沟槽将所述第一绝缘膜开口，贯穿所述第二氮化物半导体层，并且在所述沟槽的底表面处到达所述第一氮化物半导体层，
其中，所述栅电极经由栅极绝缘膜从所述沟槽延伸至所述第一绝缘膜上。


9.根据权利要求1所述的半导体器件，
所述器件具有形成在所述栅电极上的第二绝缘膜，
其中，所述第二绝缘膜布置在所述第一绝缘膜的端部和所述第一电极之间的所述第二氮化物半导体层上。


10.根据权利要求1所述的半导体器件，
所述器件具有沟槽，所述沟槽将所述第二氮化物半导体层开口，并且在所述沟槽的底表面处到达所述第一氮化物半导体层，
其中，所述第一绝缘膜也形成在所述沟槽的侧表面和底表面上，并且
其中，所述栅电极从所述沟槽的侧表面和底表面上的所述第一绝缘膜上延伸至所述沟槽外部的所述第一绝缘膜上。


11.根据权利要求1所述的半导体器件，
所述器件具有以下述方式设置的栅极绝缘膜，所述方式使所述栅极绝缘膜在所述栅电极和所述第一绝缘膜之间与至少所述第二氮化硅膜接触。


12.根据权利要求1所述的半导体器件，
其中，所述栅电极以与所述第二氮化硅膜接触的方式设置。


13.根据权利要求1所述的半导体器件，
所述器件具有第三氮化硅膜，所述第三氮化硅膜设置在所述栅电极上以及所述第一绝缘膜上，并且硅(Si)组分比小于所述第二氮化硅膜。


14.根据权利要求13所述的半导体器件，
所述器件具有设置在所述第三氮化硅膜上的氧化硅膜。


15.根据权利要求13所述的半导体器件，
其中，所述第三氮化硅膜设置在所述第一绝缘膜的端部和所述第一电极之间的所述第二氮化物半导体层上。


16.一种制造半导体器件的方法，包括以下步骤：
(a)形成第一氮化物半导体层，在所述第一氮化物半导体层上形成带隙宽于所述第一氮化物半导体层的第二氮化物半导体层，并且由此形成叠层体；
(b)以与所述第二氮化物半导体层接触的方式形成第一氮化硅膜，并且在所述第一氮化硅膜上形成硅(Si)组分比大于所述第一氮化硅膜的第二氮化硅膜；以及
(c)在所述第二氮化物半导体层上形成导电膜，蚀刻所述导电膜直至暴露所述第二氮化硅膜，并且由此形成栅电极，
其中，在所述步骤(b)和所述步骤(c)之间包括以下步骤：
(d)形成沟槽，所述沟槽贯穿所述第一氮化硅膜和所述第二氮化硅膜的叠层膜以及所述第二氮化物半导体层，并且到达所述第一氮化物半导体层的一定点，
其中，所述步骤(c)是在包括所述沟槽内部的所述第二氮化硅膜上形成所述导电膜，蚀刻所述导电膜直至暴露所述第二氮化硅膜，并且由此形成所述栅电极的步骤。


17.根据权利要求16所述的制造半导体器件的方法，在所述步骤(b)和所述步骤(c)之间包括以下步骤：
(d)蚀刻所述第一氮化硅膜和所述第二氮化硅膜的叠层膜的第一区域，并且由此形成开口，
其中，所述步骤(c)是在所述开口和所述第二氮化硅膜上形成所述导电膜，蚀刻所述导电膜直至暴露所述第二氮化硅膜，并且由此形成所述栅电极的步骤。


18.根据权利要求16所述的制造半导体器件的方法，在所述步...

【专利技术属性】
技术研发人员：井上隆，竹胁利至，中山达峰，冈本康宏，宫本广信，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP